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文件名称:4Bit超前进位加法器门级电路设计与仿真

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-11-05
  • 文件大小：
    147kb
  • 已下载：
    2次
  • 提 供 者：
    tingy******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用门级网表的方法对4Bit超前进位加法器门级电路连接关系用verilog语言进行描述(The connection relation of the gate level circuit of 4Bit carry adder is described in Verilog language with the method of gate level netlist)
相关搜索： verilog 加法器

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4Bit超前进位加法器门级电路设计与仿真\仿真截图2.jpg
4Bit超前进位加法器门级电路设计与仿真\设计报告.docx
4Bit超前进位加法器门级电路设计与仿真

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