文件名称:SystemVerilog for Design(Second Edition)
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- 上传时间：2017-11-29
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文件大小：2.25mb
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本文档用于使用systemverilog系统硬件描述语言做ASIC设计，深入浅出，易懂(The doc is using systemverilog system harward descr iption language to do ASIC design.The doc is easy to read,for new bird in this fact.)
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下载文件列表
| 文件名 | 大小 | 更新时间 |
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| SystemVerilog for Design(Second Edition).pdf | 2631689 | 2017-10-16 |
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