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文件名称:拨码开关选择

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-12-18
  • 文件大小：
    293kb
  • 已下载：
    0次
  • 提 供 者：
    pet****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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verilog 拨码开关选择 fpga设计(verilog dfdjfjfdklf kfndsvnm)
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文件名大小更新时间
Experiment_2.1
Experiment_2.1\DSW
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Experiment_2.1\DSW\DSW.flow.rpt 7331 2014-04-11
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Experiment_2.1\DSW\DSW.map.summary 444 2014-04-11
Experiment_2.1\DSW\DSW.pin 27086 2014-04-11
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Experiment_2.1\DSW\DSW.qsf 3082 2014-04-30
Experiment_2.1\DSW\DSW.sof 240776 2014-04-11
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Experiment_2.1\DSW\db
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Experiment_2.1\DSW\db\DSW.lpc.txt 1060 2014-04-11
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Experiment_2.1\DSW\db\DSW.sgdiff.cdb 984 2014-04-11
Experiment_2.1\DSW\db\DSW.sgdiff.hdb 8542 2014-04-11
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Experiment_2.1\DSW\db\DSW.sld_design_entry_dsc.sci 197 2014-04-11
Experiment_2.1\DSW\db\DSW.smart_action.txt 6 2014-04-11
Experiment_2.1\DSW\db\DSW.sta.qmsg 8425 2014-04-11
Experiment_2.1\DSW\db\DSW.sta.rdb 2509 2014-04-11
Experiment_2.1\DSW\db\DSW.sta_cmp.8_slow.tdb 1141 2014-04-11
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Experiment_2.1\DSW\db\DSW.tmw_info 259 2014-04-30
Experiment_2.1\DSW\db\logic_util_heursitic.dat 352 2014-04-11
Experiment_2.1\DSW\db\prev_cmp_DSW.qmsg 28962 2014-04-11
Experiment_2.1\DSW\incremental_db
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Experiment_2.1\DSW\incremental_db\compiled_partitions\DSW.root_partition.map.hdb 8182 2014-04-11
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