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文件名称:i2s

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
  • 上传时间：
    2017-12-27
  • 文件大小：
    8kb
  • 已下载：
    2次
  • 提 供 者：
    zlh****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog实现的i2s功能，支持24bit的左右声道　接收和发送。左对齐，延迟1拍。(I2S module, Verilog
I2S, up to 24-Bit Data
Data Valid on Rising Edge of SCLK)
相关搜索： I2S audio verilog

(系统自动生成,下载前可以参看下载内容)

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