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文件名称:FIR

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2018-04-03
  • 文件大小：
    1kb
  • 已下载：
    0次
  • 提 供 者：
    mof****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

采用加法树设计8位乘法器，具有流水线结构7阶FIR滤波器，输入序列信号字长4位表示，并且是无符号数。(An adder tree is used to design the 8 bit multiplier, which has a pipelined 7 order FIR filter. The input sequence signal is 4 bits, and it is an unsigned number.)
相关搜索： FIR滤波器

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
FIR 0 2018-04-03
FIR\add_tree.v 1204 2018-03-24
FIR\FIR8.v 1363 2018-03-24

相关说明

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