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文件名称:实验2

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2018-04-28
  • 文件大小：
    2.12mb
  • 已下载：
    0次
  • 提 供 者：
    moemo*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

在Quartus II环境下，设计含有时钟同步使能的十进制加法器，并下载到实验板上进行验证。(Design a decimal adder with clock synchronization enable)
相关搜索： fpga

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
QartuaII的HDL输入设计 .pdf 444159 2009-10-23
实验2.doc 578048 2018-04-28
实验二 设计含异步清0和同步时钟使能的加法计时器.pdf 1558821 2009-10-23

相关说明

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