文件名称:CPU
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使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即数加载操作，支持无条件转移和为0转移、非0转移、无符号>转移、无符号<转移、有符号>转移、有符号<转移等条件转移。
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下载文件列表
add.v
alu.v
condcontrol.v
control.v
d_8.v
d_8_1.v
d_8_1_bb.v
d_8_bb.v
d_32.v
d_32_bb.v
d_32_inst.v
datapath.v
div.v
fpu_arch.v
func_lib.v
in_32.v
in_32_bb.v
in_32_inst.v
instruction_32.v
instruction_32_1.v
instruction_32_1_bb.v
instruction_32_bb.v
instruction_32_inst.v
mul.v
pc.v
regfile.v
ss.v
ss_bb.v
ss_syn.v
stack.v
sub.v
www.dssz.com.txt
alu.v
condcontrol.v
control.v
d_8.v
d_8_1.v
d_8_1_bb.v
d_8_bb.v
d_32.v
d_32_bb.v
d_32_inst.v
datapath.v
div.v
fpu_arch.v
func_lib.v
in_32.v
in_32_bb.v
in_32_inst.v
instruction_32.v
instruction_32_1.v
instruction_32_1_bb.v
instruction_32_bb.v
instruction_32_inst.v
mul.v
pc.v
regfile.v
ss.v
ss_bb.v
ss_syn.v
stack.v
sub.v
www.dssz.com.txt
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