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文件名称:halfanderandander

  • 所属分类：
    VHDL编程
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2008-10-13
  • 文件大小：
    386.55kb
  • 已下载：
    0次
  • 提 供 者：
    hej****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是分别用vhdl和verilog语言编写的源程序，里边还附上了生成的电路器件图。
(系统自动生成,下载前可以参看下载内容)

下载文件列表

6 半加器与全加器/Source/SUM.V
6 半加器与全加器/Source/SUM.VHD
6 半加器与全加器/Source/sum_TB.v
6 半加器与全加器/Verilog/cmp_state.ini
6 半加器与全加器/Verilog/DB/sum.(0).cnf.cdb
6 半加器与全加器/Verilog/DB/sum.(0).cnf.hdb
6 半加器与全加器/Verilog/DB/sum.asm.qmsg
6 半加器与全加器/Verilog/DB/sum.asm_labs.ddb
6 半加器与全加器/Verilog/DB/sum.cbx.xml
6 半加器与全加器/Verilog/DB/sum.cmp.cdb
6 半加器与全加器/Verilog/DB/sum.cmp.hdb
6 半加器与全加器/Verilog/DB/sum.cmp.logdb
6 半加器与全加器/Verilog/DB/sum.cmp.rdb
6 半加器与全加器/Verilog/DB/sum.cmp.tdb
6 半加器与全加器/Verilog/DB/sum.cmp0.ddb
6 半加器与全加器/Verilog/DB/sum.cmp2.ddb
6 半加器与全加器/Verilog/DB/sum.db_info
6 半加器与全加器/Verilog/DB/sum.eco.cdb
6 半加器与全加器/Verilog/DB/sum.fit.qmsg
6 半加器与全加器/Verilog/DB/sum.hier_info
6 半加器与全加器/Verilog/DB/SUM.HIF
6 半加器与全加器/Verilog/DB/sum.map.cdb
6 半加器与全加器/Verilog/DB/sum.map.hdb
6 半加器与全加器/Verilog/DB/sum.map.logdb
6 半加器与全加器/Verilog/DB/sum.map.qmsg
6 半加器与全加器/Verilog/DB/sum.pre_map.cdb
6 半加器与全加器/Verilog/DB/sum.pre_map.hdb
6 半加器与全加器/Verilog/DB/SUM.PSP
6 半加器与全加器/Verilog/DB/sum.rtlv.hdb
6 半加器与全加器/Verilog/DB/sum.rtlv_sg.cdb
6 半加器与全加器/Verilog/DB/sum.rtlv_sg_swap.cdb
6 半加器与全加器/Verilog/DB/sum.sgdiff.cdb
6 半加器与全加器/Verilog/DB/sum.sgdiff.hdb
6 半加器与全加器/Verilog/DB/sum.signalprobe.cdb
6 半加器与全加器/Verilog/DB/sum.sld_design_entry.sci
6 半加器与全加器/Verilog/DB/sum.sld_design_entry_dsc.sci
6 半加器与全加器/Verilog/DB/sum.syn_hier_info
6 半加器与全加器/Verilog/DB/sum.tan.qmsg
6 半加器与全加器/Verilog/DB/sum_cmp.qrpt
6 半加器与全加器/Verilog/sum.asm.rpt
6 半加器与全加器/Verilog/SUM.BSF
6 半加器与全加器/Verilog/sum.done
6 半加器与全加器/Verilog/sum.fit.eqn
6 半加器与全加器/Verilog/sum.fit.rpt
6 半加器与全加器/Verilog/sum.fit.summary
6 半加器与全加器/Verilog/sum.flow.rpt
6 半加器与全加器/Verilog/sum.map.eqn
6 半加器与全加器/Verilog/sum.map.rpt
6 半加器与全加器/Verilog/sum.map.summary
6 半加器与全加器/Verilog/SUM.PIN
6 半加器与全加器/Verilog/SUM.POF
6 半加器与全加器/Verilog/SUM.QPF
6 半加器与全加器/Verilog/SUM.QSF
6 半加器与全加器/Verilog/SUM.QWS
6 半加器与全加器/Verilog/SUM.SOF
6 半加器与全加器/Verilog/sum.tan.rpt
6 半加器与全加器/Verilog/sum.tan.summary
6 半加器与全加器/Verilog/SUM.V
6 半加器与全加器/_HDL/cmp_state.ini
6 半加器与全加器/_HDL/DB/sum.(0).cnf.cdb
6 半加器与全加器/_HDL/DB/sum.(0).cnf.hdb
6 半加器与全加器/_HDL/DB/sum.asm.qmsg
6 半加器与全加器/_HDL/DB/sum.asm_labs.ddb
6 半加器与全加器/_HDL/DB/sum.cbx.xml
6 半加器与全加器/_HDL/DB/sum.cmp.cdb
6 半加器与全加器/_HDL/DB/sum.cmp.hdb
6 半加器与全加器/_HDL/DB/sum.cmp.logdb
6 半加器与全加器/_HDL/DB/sum.cmp.rdb
6 半加器与全加器/_HDL/DB/sum.cmp.tdb
6 半加器与全加器/_HDL/DB/sum.cmp0.ddb
6 半加器与全加器/_HDL/DB/sum.cmp2.ddb
6 半加器与全加器/_HDL/DB/sum.db_info
6 半加器与全加器/_HDL/DB/sum.eco.cdb
6 半加器与全加器/_HDL/DB/sum.fit.qmsg
6 半加器与全加器/_HDL/DB/sum.hier_info
6 半加器与全加器/_HDL/DB/SUM.HIF
6 半加器与全加器/_HDL/DB/sum.map.cdb
6 半加器与全加器/_HDL/DB/sum.map.hdb
6 半加器与全加器/_HDL/DB/sum.map.logdb
6 半加器与全加器/_HDL/DB/sum.map.qmsg
6 半加器与全加器/_HDL/DB/sum.pre_map.cdb
6 半加器与全加器/_HDL/DB/sum.pre_map.hdb
6 半加器与全加器/_HDL/DB/SUM.PSP
6 半加器与全加器/_HDL/DB/sum.rtlv.hdb
6 半加器与全加器/_HDL/DB/sum.rtlv_sg.cdb
6 半加器与全加器/_HDL/DB/sum.rtlv_sg_swap.cdb
6 半加器与全加器/_HDL/DB/sum.sgdiff.cdb
6 半加器与全加器/_HDL/DB/sum.sgdiff.hdb
6 半加器与全加器/_HDL/DB/sum.signalprobe.cdb
6 半加器与全加器/_HDL/DB/sum.sld_design_entry.sci
6 半加器与全加器/_HDL/DB/sum.sld_design_entry_dsc.sci
6 半加器与全加器/_HDL/DB/sum.syn_hier_info
6 半加器与全加器/_HDL/DB/sum.tan.qmsg
6 半加器与全加器/_HDL/DB/sum_cmp.qrpt
6 半加器与全加器/_HDL/sum.asm.rpt
6 半加器与全加器/_HDL/sum.done
6 半加器与全加器/_HDL/sum.fit.eqn
6 半加器与全加器/_HDL/sum.fit.rpt
6 半加器与全加器/_HDL/sum.fit.summary
6 半加器与全加器/_HDL/sum.flow.rpt
6 半加器与全加器/_HDL/sum.map.eqn
6 半加器与全加器/_HDL/sum.map.rpt
6 半加器与全加器/_HDL/sum.map.summary
6 半加器与全加器/_HDL/SUM.PIN
6 半加器与全加器/_HDL/SUM.POF
6 半加器与全加器/_HDL/SUM.QPF
6 半加器与全加器/_HDL/SUM.QSF
6 半加器与全加器/_HDL/SUM.QWS
6 半加器与全加器/_HDL/SUM.SOF
6 半加器与全加器/_HDL/sum.tan.rpt
6 半加器与全加器/_HDL/sum.tan.summary
6 半加器与全加器/_HDL/SUM.VHD
6 半加器与全加器/_ODELSIM/exp7.cr.mti
6 半加器与全加器/_ODELSIM/EXP7.MPF
6 半加器与全加器/_ODELSIM/SUM.V
6 半加器与全加器/_ODELSIM/sum_TB.v
6 半加器与全加器/_ODELSIM/VSIM.WLF
6 半加器与全加器/_ODELSIM/WORK/SUM/VERILOG.ASM
6 半加器与全加器/_ODELSIM/WORK/SUM/_PRIMARY.DAT
6 半加器与全加器/_ODELSIM/WORK/SUM/_PRIMARY.VHD
6 半加器与全加器/_ODELSIM/WORK/SUM_TB/VERILOG.ASM
6 半加器与全加器/_ODELSIM/WORK/SUM_TB/_PRIMARY.DAT
6 半加器与全加器/_ODELSIM/WORK/SUM_TB/_PRIMARY.VHD
6 半加器与全加器/_ODELSIM/WORK/_INFO
6 半加器与全加器/_ODELSIM/WORK/SUM
6 半加器与全加器/_ODELSIM/WORK/SUM_TB
6 半加器与全加器/Verilog/DB
6 半加器与全加器/_HDL/DB
6 半加器与全加器/_ODELSIM/WORK
6 半加器与全加器/Source
6 半加器与全加器/Verilog
6 半加器与全加器/_HDL
6 半加器与全加器/_ODELSIM
6 半加器与全加器
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