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文件名称:dynamic control xilinx fpga

  • 所属分类：
    其他嵌入式/单片机内容
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2023-12-01
  • 文件大小：
    165.82kb
  • 已下载：
    1次
  • 提 供 者：
    wens*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

文件中，有赛灵思动态配置PLL的相关代码，用户可以通过DCP 接口对pll的输出频率 动态设置
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : xapp660.zip 列表
xapp660/readme.txt
xapp660/Verilog/
xapp660/Verilog/2vp100_Verilog.ucf
xapp660/Verilog/2vp20_Verilog.ucf
xapp660/Verilog/2vp30_Verilog.ucf
xapp660/Verilog/2vp40_Verilog.ucf
xapp660/Verilog/2vp4_Verilog.ucf
xapp660/Verilog/2vp50_Verilog.ucf
xapp660/Verilog/2vp70_Verilog.ucf
xapp660/Verilog/2vp7_Verilog.ucf
xapp660/Verilog/ISE_project/
xapp660/Verilog/ISE_project/automake.err
xapp660/Verilog/ISE_project/automake.log
xapp660/Verilog/ISE_project/clk_rst_startup.jhd
xapp660/Verilog/ISE_project/clk_rst_startup.v
xapp660/Verilog/ISE_project/MGT_cntlr.jhd
xapp660/Verilog/ISE_project/MGT_cntlr.v
xapp660/Verilog/ISE_project/mgt_reconfig_verilog.jid
xapp660/Verilog/ISE_project/MGT_reconfig_Verilog.npl
xapp660/Verilog/ISE_project/top.jhd
xapp660/Verilog/ISE_project/top.v
xapp660/Verilog/ISE_project/top_insight.ucf
xapp660/Verilog/ISE_project/__projnav/
xapp660/Verilog/ISE_project/__projnav/clk_rst_startup_jhdparse_tcl.rsp
xapp660/Verilog/ISE_project/__projnav/MGT_cntlr_jhdparse_tcl.rsp
xapp660/Verilog/ISE_project/__projnav/MGT_reconfig_Verilog.gfl
xapp660/Verilog/ISE_project/__projnav/top_jhdparse_tcl.rsp
xapp660/Verilog/ISE_project/__projnav.log
xapp660/Verilog/MGT_cntlr.v
xapp660/Verilog/MGT_cntlr_2VP2.v
xapp660/VHDL/
xapp660/VHDL/2vp100_VHDL.ucf
xapp660/VHDL/2vp20_VHDL.ucf
xapp660/VHDL/2vp30_VHDL.ucf
xapp660/VHDL/2vp40_VHDL.ucf
xapp660/VHDL/2vp4_VHDL.ucf
xapp660/VHDL/2vp50_VHDL.ucf
xapp660/VHDL/2vp70_VHDL.ucf
xapp660/VHDL/2vp7_VHDL.ucf
xapp660/VHDL/ISE_project/
xapp660/VHDL/ISE_project/automake.err
xapp660/VHDL/ISE_project/automake.log
xapp660/VHDL/ISE_project/clk_rst_startup.jhd
xapp660/VHDL/ISE_project/clk_rst_startup.vhd
xapp660/VHDL/ISE_project/MGT_cntlr.jhd
xapp660/VHDL/ISE_project/MGT_cntlr.vhd
xapp660/VHDL/ISE_project/mgt_reconfig_vhdl.jid
xapp660/VHDL/ISE_project/MGT_reconfig_VHDL.npl
xapp660/VHDL/ISE_project/top.jhd
xapp660/VHDL/ISE_project/top.vhd
xapp660/VHDL/ISE_project/top_insight.ucf
xapp660/VHDL/ISE_project/__projnav/
xapp660/VHDL/ISE_project/__projnav/clk_rst_startup_jhdparse_tcl.rsp
xapp660/VHDL/ISE_project/__projnav/MGT_cntlr_jhdparse_tcl.rsp
xapp660/VHDL/ISE_project/__projnav/MGT_reconfig_VHDL.gfl
xapp660/VHDL/ISE_project/__projnav/top_jhdparse_tcl.rsp
xapp660/VHDL/ISE_project/__projnav.log
xapp660/VHDL/MGT_cntlr.vhd
xapp660/VHDL/MGT_cntlr_2VP2.vhd
xapp660/VHDL/transcript
xapp660/

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