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文件名称:cheng1.rar

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-09-04
  • 文件大小：
    25.52kb
  • 已下载：
    0次
  • 提 供 者：
    齐***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用VHDL实现十六位移位乘法器 才有移位相加法来实现,Use VHDL to achieve 16-bit shift multiplier shift only the sum of law to achieve
(系统自动生成,下载前可以参看下载内容)

下载文件列表

cheng 1/cheng/cheng.qpf
cheng 1/cheng/cheng.qsf
cheng 1/cheng/cheng.vhd
cheng 1/cheng/cheng.map.summary
cheng 1/cheng/cheng.map.rpt
cheng 1/cheng/cheng.flow.rpt
cheng 1/cheng/cheng.qws
cheng 1/cheng/db/cheng.db_info
cheng 1/cheng/db/cheng.cbx.xml
cheng 1/cheng/db/cheng.map_bb.hdbx
cheng 1/cheng/db/prev_cmp_cheng.map.qmsg
cheng 1/cheng/db/prev_cmp_cheng.qmsg
cheng 1/cheng/db/cheng.map.qmsg
cheng 1/cheng/db/cheng.map_bb.hdb
cheng 1/cheng/db/cheng.cmp.rdb
cheng 1/cheng/db/cheng.tis_db_list.ddb
cheng 1/cheng/db/cheng.sld_design_entry.sci
cheng 1/cheng/db/cheng.eco.cdb
cheng 1/cheng/db
cheng 1/cheng
cheng 1

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