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文件名称:v

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-10-11
  • 文件大小：
    6.5kb
  • 已下载：
    0次
  • 提 供 者：
    wud***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Verilog写的二分频电路代码，FPGA，实现将输入时钟信号的频率变成原来的1/2-Write Verilog code for the second divider circuit, FPGA, to achieve the frequency of the input clock signal into the original 1/2
(系统自动生成,下载前可以参看下载内容)

下载文件列表

clkdiv2.v
clkdiv_assignment_defaults.qdf

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