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文件名称:FPGA-RAM-Verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-10-29
  • 文件大小：
    4.62mb
  • 已下载：
    2次
  • 提 供 者：
    何****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog语言编写的FPGA，对波形数据用RAM存储-Using Verilog language FPGA, using the waveform data stored in RAM
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FPGA设计RAM Verilog源码/FPGA设计RAM verilog 源码/CY7C1021DV33/db/prev_cmp_top.asm.qmsg
FPGA设计RAM Verilog源码/FPGA设计RAM verilog 源码/CY7C1021DV33/db/prev_cmp_top.fit.qmsg
FPGA设计RAM Verilog源码/FPGA设计RAM verilog 源码/CY7C1021DV33/db/prev_cmp_top.map.qmsg
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