文件名称:UART
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所属分类:
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- 上传时间:2012-10-29
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文件大小:62.7kb
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语言:verilog语言
功能:通过串口控制模块,实现FPGA与串口 通信。
仿真环境:modelsim
综合环境:quartus -Language: verilog language
function: through the serial port control module, FPGA and serial communication.
Simulation Environment: modelsim integrated environment: quartus II
功能:通过串口控制模块,实现FPGA与串口 通信。
仿真环境:modelsim
综合环境:quartus -Language: verilog language
function: through the serial port control module, FPGA and serial communication.
Simulation Environment: modelsim integrated environment: quartus II
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下载文件列表
UART/ClkUnit.v
UART/clk_1_wave0.jpg
UART/clk_pll.v
UART/clk_pll_bb.v
UART/clk_pll_wave0.jpg
UART/control_UART.v
UART/miniUART.v
UART/Rx_Unit.v
UART/test_uart.v
UART/Tx_Unit.v
UART/UART.v
UART
UART/clk_1_wave0.jpg
UART/clk_pll.v
UART/clk_pll_bb.v
UART/clk_pll_wave0.jpg
UART/control_UART.v
UART/miniUART.v
UART/Rx_Unit.v
UART/test_uart.v
UART/Tx_Unit.v
UART/UART.v
UART
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