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文件名称:Verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-01
  • 文件大小：
    8.49mb
  • 已下载：
    0次
  • 提 供 者：
    于***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

一些用verilog编写的小程序，有全加器，计数器，比较器VGA显示，键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Verilog/adder(x=a+b+c)/adder.asm.rpt
Verilog/adder(x=a+b+c)/adder.done
Verilog/adder(x=a+b+c)/adder.dpf
Verilog/adder(x=a+b+c)/adder.fit.rpt
Verilog/adder(x=a+b+c)/adder.fit.smsg
Verilog/adder(x=a+b+c)/adder.fit.summary
Verilog/adder(x=a+b+c)/adder.flow.rpt
Verilog/adder(x=a+b+c)/adder.map.rpt
Verilog/adder(x=a+b+c)/adder.map.summary
Verilog/adder(x=a+b+c)/adder.pin
Verilog/adder(x=a+b+c)/adder.pof
Verilog/adder(x=a+b+c)/adder.qpf
Verilog/adder(x=a+b+c)/adder.qsf
Verilog/adder(x=a+b+c)/adder.qws
Verilog/adder(x=a+b+c)/adder.sof
Verilog/adder(x=a+b+c)/adder.tan.rpt
Verilog/adder(x=a+b+c)/adder.tan.summary
Verilog/adder(x=a+b+c)/adder.v
Verilog/adder(x=a+b+c)/db/adder.(0).cnf.cdb
Verilog/adder(x=a+b+c)/db/adder.(0).cnf.hdb
Verilog/adder(x=a+b+c)/db/adder.asm.qmsg
Verilog/adder(x=a+b+c)/db/adder.asm_labs.ddb
Verilog/adder(x=a+b+c)/db/adder.cbx.xml
Verilog/adder(x=a+b+c)/db/adder.cmp.bpm
Verilog/adder(x=a+b+c)/db/adder.cmp.cdb
Verilog/adder(x=a+b+c)/db/adder.cmp.ecobp
Verilog/adder(x=a+b+c)/db/adder.cmp.hdb
Verilog/adder(x=a+b+c)/db/adder.cmp.logdb
Verilog/adder(x=a+b+c)/db/adder.cmp.rdb
Verilog/adder(x=a+b+c)/db/adder.cmp.tdb
Verilog/adder(x=a+b+c)/db/adder.cmp0.ddb
Verilog/adder(x=a+b+c)/db/adder.db_info
Verilog/adder(x=a+b+c)/db/adder.eco.cdb
Verilog/adder(x=a+b+c)/db/adder.fit.qmsg
Verilog/adder(x=a+b+c)/db/adder.hier_info
Verilog/adder(x=a+b+c)/db/adder.hif
Verilog/adder(x=a+b+c)/db/adder.map.bpm
Verilog/adder(x=a+b+c)/db/adder.map.cdb
Verilog/adder(x=a+b+c)/db/adder.map.ecobp
Verilog/adder(x=a+b+c)/db/adder.map.hdb
Verilog/adder(x=a+b+c)/db/adder.map.logdb
Verilog/adder(x=a+b+c)/db/adder.map.qmsg
Verilog/adder(x=a+b+c)/db/adder.map_bb.cdb
Verilog/adder(x=a+b+c)/db/adder.map_bb.hdb
Verilog/adder(x=a+b+c)/db/adder.map_bb.hdbx
Verilog/adder(x=a+b+c)/db/adder.map_bb.logdb
Verilog/adder(x=a+b+c)/db/adder.pre_map.cdb
Verilog/adder(x=a+b+c)/db/adder.pre_map.hdb
Verilog/adder(x=a+b+c)/db/adder.psp
Verilog/adder(x=a+b+c)/db/adder.root_partition.cmp.atm
Verilog/adder(x=a+b+c)/db/adder.root_partition.cmp.dfp
Verilog/adder(x=a+b+c)/db/adder.root_partition.cmp.hdbx
Verilog/adder(x=a+b+c)/db/adder.root_partition.cmp.logdb
Verilog/adder(x=a+b+c)/db/adder.root_partition.cmp.rcf
Verilog/adder(x=a+b+c)/db/adder.root_partition.map.atm
Verilog/adder(x=a+b+c)/db/adder.root_partition.map.hdbx
Verilog/adder(x=a+b+c)/db/adder.root_partition.map.info
Verilog/adder(x=a+b+c)/db/adder.rtlv.hdb
Verilog/adder(x=a+b+c)/db/adder.rtlv_sg.cdb
Verilog/adder(x=a+b+c)/db/adder.rtlv_sg_swap.cdb
Verilog/adder(x=a+b+c)/db/adder.sgdiff.cdb
Verilog/adder(x=a+b+c)/db/adder.sgdiff.hdb
Verilog/adder(x=a+b+c)/db/adder.signalprobe.cdb
Verilog/adder(x=a+b+c)/db/adder.sld_design_entry.sci
Verilog/adder(x=a+b+c)/db/adder.sld_design_entry_dsc.sci
Verilog/adder(x=a+b+c)/db/adder.syn_hier_info
Verilog/adder(x=a+b+c)/db/adder.tan.qmsg
Verilog/adder(x=a+b+c)/db/adder.tis_db_list.ddb
Verilog/adder(x=a+b+c)/db/prev_cmp_adder.asm.qmsg
Verilog/adder(x=a+b+c)/db/prev_cmp_adder.fit.qmsg
Verilog/adder(x=a+b+c)/db/prev_cmp_adder.map.qmsg
Verilog/adder(x=a+b+c)/db/prev_cmp_adder.qmsg
Verilog/adder(x=a+b+c)/db/prev_cmp_adder.tan.qmsg
Verilog/adder1(一位全加器)/adder1/_info
Verilog/adder1(一位全加器)/adder1.asm.rpt
Verilog/adder1(一位全加器)/adder1.done
Verilog/adder1(一位全加器)/adder1.dpf
Verilog/adder1(一位全加器)/adder1.fit.rpt
Verilog/adder1(一位全加器)/adder1.fit.smsg
Verilog/adder1(一位全加器)/adder1.fit.summary
Verilog/adder1(一位全加器)/adder1.flow.rpt
Verilog/adder1(一位全加器)/adder1.map.rpt
Verilog/adder1(一位全加器)/adder1.map.summary
Verilog/adder1(一位全加器)/adder1.pin
Verilog/adder1(一位全加器)/adder1.pof
Verilog/adder1(一位全加器)/adder1.qpf
Verilog/adder1(一位全加器)/adder1.qsf
Verilog/adder1(一位全加器)/adder1.qws
Verilog/adder1(一位全加器)/adder1.sim.rpt
Verilog/adder1(一位全加器)/adder1.sof
Verilog/adder1(一位全加器)/adder1.tan.rpt
Verilog/adder1(一位全加器)/adder1.tan.summary
Verilog/adder1(一位全加器)/adder1.v
Verilog/adder1(一位全加器)/adder1.vwf
Verilog/adder1(一位全加器)/db/adder1.(0).cnf.cdb
Verilog/adder1(一位全加器)/db/adder1.(0).cnf.hdb
Verilog/adder1(一位全加器)/db/adder1.asm.qmsg
Verilog/adder1(一位全加器)/db/adder1.asm_labs.ddb
Verilog/adder1(一位全加器)/db/adder1.cbx.xml
Verilog/adder1(一位全加器)/db/adder1.cmp.bpm
Verilog/adder1(一位全加器)/db/adder1.cmp.cdb
Verilog/adder1(一位全加器)/db/adder1.cmp.ecobp
Verilog/adder1(一位全加器)/db/adder1.cmp.hdb
Verilog/adder1(一位全加器)/db/adder1.cmp.logdb
Verilog/adder1(一位全加器)/db/adder1.cmp.rdb
Verilog/adder1(一位全加器)/db/adder1.cmp.tdb
Verilog/adder1(一位全加器)/db/adder1.cmp0.ddb
Verilog/adder1(一位全加器)/db/adder1.db_info
Verilog/adder1(一位全加器)/db/adder1.eco.cdb
Verilog/adder1(一位全加器)/db/adder1.eds_overflow
Verilog/adder1(一位全加器)/db/adder1.fit.qmsg
Verilog/adder1(一位全加器)/db/adder1.fnsim.cdb
Verilog/adder1(一位全加器)/db/adder1.fnsim.hdb
Verilog/adder1(一位全加器)/db/adder1.fnsim.qmsg
Verilog/adder1(一位全加器)/db/adder1.hier_info
Verilog/adder1(一位全加器)/db/adder1.hif
Verilog/adder1(一位全加器)/db/adder1.map.bpm
Verilog/adder1(一位全加器)/db/adder1.map.cdb
Verilog/adder1(一位全加器)/db/adder1.map.ecobp
Verilog/adder1(一位全加器)/db/adder1.map.hdb
Verilog/adder1(一位全加器)/db/adder1.map.logdb
Verilog/adder1(一位全加器)/db/adder1.map.qmsg
Verilog/adder1(一位全加器)/db/adder1.map_bb.cdb
Verilog/adder1(一位全加器)/db/adder1.map_bb.hdb
Ve

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