文件名称:FIFO
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所属分类：
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- 上传时间：2012-11-02
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文件大小：2.3kb
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已下载：2次
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提 供 者：
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用verilog实现异步FIFO，代码中有两个模块，使用时注意顶层模块和底层模块，用quartus2即可打开直接使用。-Verilog using Asynchronous FIFO, the code has two modules, when the attention of top-level module and the bottom module, with direct access to open quartus2.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
wptr_full.v
async_cmp.v
async_fifo.v
dp_ram.v
rptr_empty.v
async_cmp.v
async_fifo.v
dp_ram.v
rptr_empty.v
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