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文件名称:UART

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-02
  • 文件大小：
    4.07mb
  • 已下载：
    0次
  • 提 供 者：
    tea****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是VHDL编写的UART源码，测试成功，欢饮下载-It is written in UART VHDL source code, the test is successful, Huanyin download
相关搜索： uart VHDL Spartan-3e

(系统自动生成,下载前可以参看下载内容)

下载文件列表

UART/verilog/UART_TXD/UART_TXD.ise
UART/verilog/UART_TXD/UART_TXD.restore
UART/verilog/UART_TXD/UART_TXD.v
UART/VHDL/UART_baud/.lso
UART/VHDL/UART_baud/UART_baud.ise
UART/VHDL/UART_baud/UART_baud.lso
UART/VHDL/UART_baud/UART_baud.ngc
UART/VHDL/UART_baud/UART_baud.ngr
UART/VHDL/UART_baud/UART_baud.prj
UART/VHDL/UART_baud/UART_baud.stx
UART/VHDL/UART_baud/UART_baud.syr
UART/VHDL/UART_baud/UART_baud.vhd
UART/VHDL/UART_baud/UART_baud.xst
UART/VHDL/UART_baud/UART_baud_vhdl.prj
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/version
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject_StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/__stored_object_table__
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl_StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main_StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects__
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects___StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_object_table__
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData_StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module_StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-UART_baud
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-UART_baud_StrTbl
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default_StrTbl
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UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/HierarchicalDesign/HDProject/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/HierarchicalDesign/regkeys
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UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/idem/regkeys
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UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/netgen/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/ngc2edif/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/ngcbuild/regkeys
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UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/par/regkeys
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UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/ProjectNavigatorGui/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/runner/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/SrcCtrl/regkeys
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UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/STE/xst/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/taengine/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/trce/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/tsim/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/vhpcomp/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/vlogcomp/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/xpwr/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/xreport/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/XSLTProcess/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/xst/regkeys
UART/VHDL/UART_baud/UART_baud_xdb/tmp/ise/__REGISTRY__/_ProjRepoInternal_/regkeys
UART/VHDL/UART_baud/xst/dump.xst/UART_baud.prj/ntrc.scr
UART/VHDL/UART_baud/xst/work/hdllib.ref
UART/VHDL/UART_baud/xst/work/hdpdeps.ref
UART/VHDL/UART_baud/xst/work/sub00/vhpl00.vho
UART/VHDL/UART_baud/xst/work/sub00/vhpl01.vho
UART/VHDL/UART_RXD/.untf
UART/VHDL/UART_RXD/automake.log
UART/VHDL/UART_RXD/pepExtractor.prj
UART/VHDL/UART_RXD/prjname.lso
UART/VHDL/UART_RXD/transcript
UART/VHDL/UART_RXD/uart_rxd.bld
UART/VHDL/UART_RXD/UART_RXD.dhp
UART/VHDL/UART_RXD/UART_RXD.ise
UART/VH

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