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文件名称:shuzizhong

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    415.77kb
  • 已下载：
    0次
  • 提 供 者：
    盼***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。

实验平台：

1. 一台PC机；

2. MAX+PLUSII10.1。

Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and has from time to time with the alarm clock function, can be set to issue a sound alarm can be very convenient to hours, minutes and seconds for manual adjustment to calibrate the time, whenever there is the whole point, resulting in timekeeping timekeeping tone. Experimental platform: 1. A PC machine　2. MAX+ PLUSII10.1. Verilog HDL language, as well as a complete experimental report
相关搜索： Verilog HDL verilog shuzizhong 数字钟 vhdl 闹钟 vhdl 数字钟 verilog 数字钟 vhdl alarm clock vhdl hausdorff

(系统自动生成,下载前可以参看下载内容)

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shuzizhong/clock/clo(10).cnf
shuzizhong/clock/clo(11).cnf
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shuzizhong/clock/clo(13).cnf
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shuzizhong/clock/clock.hex
shuzizhong/clock/clock.hif
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shuzizhong/clock/clock.ndb
shuzizhong/clock/clock.pin
shuzizhong/clock/clock.pof
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shuzizhong/clock/clock.ttf
shuzizhong/clock/clock.v
shuzizhong/clock/U5834037.DLS
shuzizhong/clock/LIB.DLS
shuzizhong/clock/clo.rpt
shuzizhong/clock/clo.mmf
shuzizhong/数字钟实验报告.doc
shuzizhong/clock
shuzizhong

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