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文件名称:adder16bit

  • 所属分类：
    VHDL编程
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2008-10-13
  • 文件大小：
    2.15kb
  • 已下载：
    0次
  • 提 供 者：
    mode*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行
(系统自动生成,下载前可以参看下载内容)

下载文件列表

adder_ver完成版/adder0215.v.bak
adder_ver完成版/adder0215.v
adder_ver完成版/addertestbench.v.bak
adder_ver完成版/addertestbench.v
adder_ver完成版
www.dssz.com.txt

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