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文件名称:husw

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Text]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1016byte
  • 已下载：
    0次
  • 提 供 者：
    hsw****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
相关搜索： Viterbi viterbi vhdl vhdl code for viterbi decoder Viterbi-decoding viterbi decoder viterbi decoder vhdl ModelSim xe III 6.3c viterbi decoder in vhdl image dct2 vhdl viterbi decoder code

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husw.vhd

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