文件名称:clk
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- 上传时间：2012-11-16
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现代电子系统课程设计
基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。
（1）基本要求：
a．频率范围：1Hz～4kHz，频率步进为1Hz，输出频率可预置。
b．A、B两路正弦信号输出，10位输出数据宽度
c．相位差范围为0～359°，步进为1.4°，相位差值可预置。
d．数字显示预置的频率（10进制）、相位差值。
（2）发挥部分
a．修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。
b．输出幅度峰峰值0.1～3.0V，步距0.1V，显示预置值。
-Modern electronic system design is based on DDS technology courses use VHDL to design and produce a digital shift Signal Generator. (1) the basic requirements: a. Frequency range: 1Hz ~ 4kHz, frequency step for the 1Hz, output frequency can be preset. b. A, B two sinusoidal signal output, 10-bit output data width c. Phase difference range of 0 ~ 359 °, stepping to 1.4 °, the phase difference value can be preset. d. Figures show that the frequency of Preferences (10 M), phase difference value. (2) to play a part of a. Modify the design to increase the rate of control circuit (for example, could use a multiplier to control the output rate). b. Peak-to-peak output rate of 0.1 ~ 3.0V, step 0.1V, show preset value.
基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。
（1）基本要求：
a．频率范围：1Hz～4kHz，频率步进为1Hz，输出频率可预置。
b．A、B两路正弦信号输出，10位输出数据宽度
c．相位差范围为0～359°，步进为1.4°，相位差值可预置。
d．数字显示预置的频率（10进制）、相位差值。
（2）发挥部分
a．修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。
b．输出幅度峰峰值0.1～3.0V，步距0.1V，显示预置值。
-Modern electronic system design is based on DDS technology courses use VHDL to design and produce a digital shift Signal Generator. (1) the basic requirements: a. Frequency range: 1Hz ~ 4kHz, frequency step for the 1Hz, output frequency can be preset. b. A, B two sinusoidal signal output, 10-bit output data width c. Phase difference range of 0 ~ 359 °, stepping to 1.4 °, the phase difference value can be preset. d. Figures show that the frequency of Preferences (10 M), phase difference value. (2) to play a part of a. Modify the design to increase the rate of control circuit (for example, could use a multiplier to control the output rate). b. Peak-to-peak output rate of 0.1 ~ 3.0V, step 0.1V, show preset value.
相关搜索： phase difference vhdl
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clk/mimaclock.qpf
clk/mimaclock.qsf
clk/mimaclock.map.eqn
clk/mimaclock.map.rpt
clk/mimaclock.flow.rpt
clk/mimaclock.map.summary
clk/mimaclock.fit.eqn
clk/mimaclock.pin
clk/mimaclock.fit.rpt
clk/mimaclock.fit.summary
clk/mimaclock.sof
clk/mimaclock.pof
clk/mimaclock.asm.rpt
clk/mimaclock.tan.summary
clk/mimaclock.tan.rpt
clk/mimaclock.done
clk/mimaclock.vhd
clk/mimaclock.cdf
clk/db/mimaclock.db_info
clk/db/mimaclock.map.qmsg
clk/db/mimaclock.fit.qmsg
clk/db/mimaclock.(0).cnf.cdb
clk/db/mimaclock.(0).cnf.hdb
clk/db/mimaclock.cbx.xml
clk/db/mimaclock_cmp.qrpt
clk/db/mimaclock.hif
clk/db/mimaclock.rtlv_sg_swap.cdb
clk/db/mimaclock.pre_map.hdb
clk/db/mimaclock.hier_info
clk/db/mimaclock.cmp.cdb
clk/db/mimaclock.pre_map.cdb
clk/db/mimaclock.eco.cdb
clk/db/mimaclock.rtlv.hdb
clk/db/mimaclock.sgdiff.hdb
clk/db/mimaclock.sld_design_entry_dsc.sci
clk/db/mimaclock.psp
clk/db/mimaclock.map.cdb
clk/db/mimaclock.rtlv_sg.cdb
clk/db/mimaclock.asm.qmsg
clk/db/mimaclock.syn_hier_info
clk/db/mimaclock.tan.qmsg
clk/db/mimaclock.sgdiff.cdb
clk/db/mimaclock.map.hdb
clk/db/mimaclock.sld_design_entry.sci
clk/db/mimaclock.signalprobe.cdb
clk/db/mimaclock.cmp.tdb
clk/db/mimaclock.cmp.hdb
clk/db/mimaclock.cmp.rdb
clk/db/mimaclock.cmp0.ddb
clk/db
clk
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clk/db
clk
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