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文件名称:bitadder

  • 所属分类：
    Other systems
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.16kb
  • 已下载：
    0次
  • 提 供 者：
    wang****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

一位全加器，VERILOG实现，包括测试文件，测试可用，欢迎下载，共同学习-A full adder, VERILOG implementation, including test papers, test available, please download, a common study
(系统自动生成,下载前可以参看下载内容)

下载文件列表

bitadder/Adder1Bit.v
bitadder/Adder3Bit.v
bitadder/test.vec
bitadder/testbench.v
bitadder

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