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文件名称:miaobiao

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    6.18kb
  • 已下载：
    0次
  • 提 供 者：
    may***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog HDL编写的秒表设计，可以实现百分之一秒，十分之一秒，秒，十秒等功能。-Verilog HDL prepared with a stopwatch designed to achieve the hundredth of a second, one-tenth of seconds, seconds, 10 seconds and other functions.
相关搜索： verilog hdl design miaobi

(系统自动生成,下载前可以参看下载内容)

下载文件列表

miaobiao/bin_27_seg.v
miaobiao/dtsmg.v
miaobiao/fenpin_100Hz.v
miaobiao/fenpin_256.v
miaobiao/js.v
miaobiao/lpm_counter0.v
miaobiao/lpm_counter0_bb.v
miaobiao/mb.bdf
miaobiao

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