文件名称:DVF
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- 上传时间：2012-11-16
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数控分频器的设计数控分频器
端口定义：
CLK：时钟输入
D[7..0]：预置数据
Fout：分频输出
说明：
D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低，
-NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as 8-bit counter plus 1 the initial value, the greater the initial value, the higher the output frequency divider, on the contrary the lower the
端口定义：
CLK：时钟输入
D[7..0]：预置数据
Fout：分频输出
说明：
D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低，
-NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as 8-bit counter plus 1 the initial value, the greater the initial value, the higher the output frequency divider, on the contrary the lower the
相关搜索： 分频 VHDL
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