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文件名称:61EDA_C1009

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.17mb
  • 已下载：
    0次
  • 提 供 者：
    ci***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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vhdl step motor control
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步进电机 VHDL 控制/Application Note Disclaimer.doc
步进电机 VHDL 控制/stepper_ip/designer/impl1/designer.log
步进电机 VHDL 控制/stepper_ip/designer/impl1/designer_genhdl.log
步进电机 VHDL 控制/stepper_ip/designer/impl1/top_stepper_ip.adb
步进电机 VHDL 控制/stepper_ip/designer/impl1/top_stepper_ip.dtf/verify.log
步进电机 VHDL 控制/stepper_ip/designer/impl1/top_stepper_ip.ide_des
步进电机 VHDL 控制/stepper_ip/designer/impl1/top_stepper_ip.stp
步进电机 VHDL 控制/stepper_ip/designer/impl1/top_stepper_ip.tcl
步进电机 VHDL 控制/stepper_ip/hdl/baud_clk_gen.v
步进电机 VHDL 控制/stepper_ip/hdl/clkdiv_20M_to_10M.v
步进电机 VHDL 控制/stepper_ip/hdl/clk_by_2.v
步进电机 VHDL 控制/stepper_ip/hdl/clk_gen.v
步进电机 VHDL 控制/stepper_ip/hdl/debounce.v
步进电机 VHDL 控制/stepper_ip/hdl/debounce_blk.v
步进电机 VHDL 控制/stepper_ip/hdl/divideby5.v
步进电机 VHDL 控制/stepper_ip/hdl/div_by_16.v
步进电机 VHDL 控制/stepper_ip/hdl/global.v
步进电机 VHDL 控制/stepper_ip/hdl/mux_hw_sw.v
步进电机 VHDL 控制/stepper_ip/hdl/PLL20_to_10.v
步进电机 VHDL 控制/stepper_ip/hdl/pwm_gen_stepper.v
步进电机 VHDL 控制/stepper_ip/hdl/recv_control.v
步进电机 VHDL 控制/stepper_ip/hdl/serial.v
步进电机 VHDL 控制/stepper_ip/hdl/stepper_clk_gen.v
步进电机 VHDL 控制/stepper_ip/hdl/stepper_ip.v
步进电机 VHDL 控制/stepper_ip/hdl/stepper_module.v
步进电机 VHDL 控制/stepper_ip/hdl/top_serial.v
步进电机 VHDL 控制/stepper_ip/hdl/top_stepper.v
步进电机 VHDL 控制/stepper_ip/hdl/top_stepper_ip.v
步进电机 VHDL 控制/stepper_ip/hdl/xmit_control.v
步进电机 VHDL 控制/stepper_ip/Readme_stepper_ip.txt
步进电机 VHDL 控制/stepper_ip/simulation/modelsim.ini
步进电机 VHDL 控制/stepper_ip/simulation/modelsim.ini.sav
步进电机 VHDL 控制/stepper_ip/simulation/modelsim.log
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/baud_clk_gen/verilog.psm
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/baud_clk_gen/_primary.dat
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/baud_clk_gen/_primary.dbs
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/baud_clk_gen/_primary.vhd
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clkdiv_20@m_to_10@m/verilog.psm
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clkdiv_20@m_to_10@m/_primary.dat
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clkdiv_20@m_to_10@m/_primary.dbs
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clkdiv_20@m_to_10@m/_primary.vhd
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2/verilog.psm
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2/_primary.dat
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2/_primary.dbs
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2/_primary.vhd
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_1/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_1/_primary.dbs
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_1/_primary.vhd
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_10/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_12/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_13/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_14/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_15/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_16/verilog.psm
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_16/_primary.dat
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_16/_primary.vhd
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_17/verilog.psm
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步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_2/verilog.psm
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_2/_primary.dat
步进电机 VHDL 控制/stepper_ip/simulation/postsynth/clk_by_2_2/_primary.dbs
步进电机 VHDL 控制/

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