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文件名称:TestBench

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    88.22kb
  • 已下载：
    0次
  • 提 供 者：
    l****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

怎样写testbench

本文的实际编程环境：ISE 6.2i.03

ModelSim 5.8 SE

Synplify Pro 7.6

编程语言 VHDL

在ISE 中调用ModelSim 进行仿真-、assert (s_cyi((DWIDTH-1)/4) =　0 )

and (s_ovi =　0 )

and (s_qutnt = conv_std_logic_vector(v_quot,DWIDTH))

and (s_rmndr = conv_std_logic_vector(v_remd,DWIDTH))

report "ERROR in division!"

severity failure
相关搜索： synplify testbench vhdl testben testbench vhdl modelsim verilog test ben modelsim modelsim ise modelsim testbench vhdl testbench ise

(系统自动生成,下载前可以参看下载内容)

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TestBench.pdf

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