文件名称:conv_vhdl
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- 上传时间:2012-11-16
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用Verilog实现卷积码(2,1,2)的编码器,采用状态机来完成在modelsim下的仿真-Verilog implementation using convolution code (2,1,2) encoder, using a state machine to complete the modelsim simulation under the
相关搜索: convolution code by vhdl
convolution encoder
convolution .vhdl
vhdl
convolution VHDL
Verilog encoder
vhdl using encoder
convolution in verilog
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