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CNT10_T
- 这是同步十进制计数器的源程序，有需要的同学可以参照一下！-This is a source synchronous decimal counter, needy students can refer to you!
cnt_100
- 带有同步复位的可加载的100制进的可加可减计数器-With synchronous reset can be loaded into the 100 system can be increased or decreased Counter
shuzipinluji
- 数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数，这就要求由分频器产生标准闸门时间信号，计数器记录脉冲个数，由控制器对闸门信号进行选择，并对计数器使能断进行同步控制。控制器根据闸门信号确定最佳量程。-The design of digital frequency meter can be divided into measurement and display count. The basic principle of its measurement i
mstimer
- 精确的毫秒计数器，用定时计算，音视频同步分析，-Ms accurate counters, used from time to time, the analysis of audio and video synchronization, etc.
EP1C3_12_3_VGA
- 基于FPGA的VGA彩条显示程序，共开发VGA的朋友参考。没有采用DA，因此只有8中颜色（输出直接连到VGA的RGB）。其中行、场同步部分用计数器完成。程序用VHDL编写。-FPGA-based VGA color display, with a total development of the reference VGA friends. Did not use DA, only 8 colors (directly connected to the VGA output of the RGB
Count
- 基于FPGA图形方法的同步模231计数器（设秒脉冲已给） -Graphical method based on the synchronous FPGA module 231 counter (pulse has been set up to)
counter_5_reversible
- 带置位的同步可逆（加1或减1）5进制计数器。-Reversible synchronous with the set (plus one or minus 1) 5 binary counter.
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
Chapter11-13
- 第十一章到第十三章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个
counter_12
- 使用VHDL语言编写的十二进制计数器，有异步清零、同步置数的功能、-Using the VHDL language of the 10 binary counter, there are asynchronous clears, synchronous set the number of functions,
counter
- 可加载的同步四位计数器，异步置位，由控制键控制向下或者向下计数。计数状态由七位数码管显示。-4 synchronous loadable counter, an asynchronous set, controlled by the control key down, or down the count. Count the state from the seven digital tube display.
experiment4_play
- VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
adder
- 基本组合电路 含异步清零和同步时钟的加法计数器-Basic combinational circuits with asynchronous clear and the addition of synchronous clock counter
pll
- DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy
s1c33_uCos
- uCos在s1c33上的移植 S1C33 MCU EPSON最新的32位微处理器系列，专用于需要高级数据处理的便捷设备。 CPU性能 核心CPU 精工EPSON32位的RISC CPU，32位内部数据处理 33MHz 105条16位固定长度的指令 16个32位多用途的寄存器 在60MHZ操作下的最小指令执行时间为16.7ns 乘法、除法和MAC指令 内存 0~128K ROM 8K RAM 片内周边电路 晶振电路 32.769K~33MHz 定
shuzi
- 设计一个采用数字电路实现,对时,分,秒.数字显示的计时装置,周期为24小时，显示满刻度为23时59分59秒，并具有校时功能和报时功能的数字电子钟。电路主要采用中规模集成电路.本系统的设计电路由脉冲逻辑电路模块、时钟脉冲模块、时钟译码显示电路模块、整电报时模块、校时模块等部分组成。采用电池作电源，采用低功耗的芯片及液晶显示器，发生器使用石英晶振、计数振荡器CD4060及双D触发器74LS74，计数器采用同步双十进制计数器74LS160，锁存译码器是74LS248，整电报时电路用74LS74，74L
cout_asyn
- 基于verilog的计数器设计，本例程将实现四位异步二进制计数器的功能，同时给出了同步二进制计数器和同步十进制计数器的VerilogHDL程序-Verilog counter based design, this routine will achieve the functions of four asynchronous binary counter, synchronous binary counter is given and synchronous decimal counter Ver
adder1
- 此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ，有广泛的应用，比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with the case statement described in
VHDL
- 实现异步清零和同步时钟功能的十进制加法计数器-Asynchronous and synchronous clock features clear decimal addition Counter
lab
- verilog语言设计同步加法器，异步减法器，16位计数器-adder verilog language design synchronous, asynchronous subtractor, 16-bit counter