搜索资源列表
work5FREQTEST
- 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号；1s计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器（FTCTRL）来产生。
seg73
- 递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. -- 利用CPLD设计了一个4位十进制计数器，并用数码管显示当前计数值
yaya
- 这是我们最近的课业设计，是关于计数器统计原代码的统计，具有一定的价值-This is our recent homework is designed to counter statistics on the original code statistics, which have a certain value
think 8 count
- 一个经过完善设计的全新、快速和优秀的网站计数器解决方案，它的体系结构经过特别优化，可以满足从个人到企业各方面应用的要求，程序小而精悍，没有任何多余代码，力求简洁大方，不影响版面的美观。 -perfection design a new, rapid and excellent website counter solutions, and its architecture specifically optimized to meet individual enterprise from the a
数据结构c描述习题集答案
- 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d-a counter a reduction, design requirem
模拟页式虚拟存储管理中缺页中断
- 本次设计要求我使用最不经常使用页面淘汰算法。该算法在需要太太某一页是，首先淘汰到当前时间为止，被访问次数最少的那一页。这只要在页表中给每一页增设一个访问计数器即可实现。每当该页被访问时，访问计数器加1，而发生一次缺页中断时，则淘汰计数值最小的那一页，并将所有的计数器清零。-Abstraction: This design require me use a most unusual swap algorithm. When swap operation is demanded, this al
模拟电子琴
- 一、 实验目的： （1． 由4X4组成16个按钮矩阵，设计成16个音。 （2． 可随意弹奏想要表达的音乐。 二、 实验原理 （1． 4X4行列式键盘识别； （2． 一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们要的所想音乐了，当然对于单片机来产生不同的频率非常方便，我们可以利用单片机的定时/计数器T0来产生这样方波频率信号，因此，我们只要把一首歌曲的音阶对应频率关系弄正确即可
图灵机Java源码
- 本资源给出了Eclipse下图灵机的完整Java程序源码工程包，开发说明文档中给出了图灵机概要设计，功能实现程序结构剖析，明了易懂，源码导入Eclipse即可使用，无需编译，实用性极强。 功能简述：Java GUI（AWT）生成图灵机工作模型的图形化界面模拟展示，可用于语言的识别，函数的计算，某种语言的产生。具体实现了以下八种常用的图灵机模型如下： 1 二进制数加法 2 二进制计数器 3 二元回文 4 同等数量a和b的识别器&nbs
c51源程序集合
- 源码 │ 0108_12864LCD-F149.ASM │ 12232-1520.c │ 12232.c │ 12864-ks0108.asm │ 12864-ST7290-F149.C │ 12864-zb.c │ 12887.c │ 24C01-64.C │ 24C01-F440.C │ 28sf040a.asm │ 51use.txt │ 6963.C │ 93c46.asm │ 93c46.c │ 93cxx.c │ ad7416-mcuzb.c │ ad7416.c │ AT24C01
experiment4_play
- VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
shixian.rar
- 该文件是一份本人设计的实验报告，报告内详细说明了用VHDL语言，设计一个三位动态显示的计数器。采用模块化得设计，设计通过了仿真以及下载实现。总的文件是：shixian.vhd,下面包括四个元件：jishu1000.vhd,xzqh.vhd,senvedec.vhd,disp.vhd.,this paper uses vhdl to complement a design about how to make three leds display at the same time.
verilogHDL.rar
- 采用有限状态机（要求“三段式”）的方法设计一个带异步清零端的同步可逆模6计数器。同时提供单数码管数字显示和3LED状态显示两种显示方式。,Finite state machine (request, quot Threequot) approach to design a client with Asynchronous Clear reversible synchronous counter module 6. At the same time providing a single digit
vhdl
- 3vhdl简单程序设计；4,8-3优先编码器5,3-8译码器；6,6d锁存器；7，数码管扫描显示；8，四位二进制加法计数器-3vhdl simple programming 4,8-3 5,3-8 priority encoder decoder 6,6 d latch 7, the digital scan 8, four binary up counter
V3(2)
- 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。-Design of a 7-s
CNT10-START.rar
- 十进制计数器的设计的源代码 verilog语言 ,conter10
VHDL_procedures.rar
- VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符 这是一个做好了的 就是ROM没填谱,VHDL procedures are in place to allow the voice of music The buzzer sounded a circuit design that several sub-modules to the ma
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
pld MegaWizard Plug-In Manager
- 利用QuartusII的"MegaWizard Plug-In Manager", 设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE 把它们作为一个project,DEVICE选用EPF10K70RC240-4，对它们进行 时序仿真，将仿真波形（输入输出选用group）在一页纸上打印出来。 2.利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_
temperature
- 此设计以单片机STC89C51为核心，由声音传感器采集脉搏信号，经过LM324前置放大电路、滤波电路和比较电路后得到与脉搏相关的脉冲信号，将该脉冲信号作为定时/计数器T1中断信号交由单片机进行脉冲周期的计算，T0做定时器。然后得出每分钟的脉搏搏动次数(即心率)，并将结果1602LCD上显示心率。在对人体脉搏检测时，具有检错排错的功能。若出现误操作（如不小心移动时产生的噪声）造成检测到的心跳次数不正确的结果，所以在程序中检测时间到达第5秒时，先对其进行计算，若结果超出正常范围则自动返回重新检测，直
10fenpingqi
- 1、分别用IF语句和CASE语句设设计一个10分频器。 2、设计一个24进制加法计数器。 3、设计一个有使能端控制的4位减法计数器。 4、用case语句设计一个3-8译码电路 5、用CASE语句设计一个共阳极的七段译码电路。 6、已知输入信号为6MHZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 7、已知输入信号为9HZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 -1, respectively, with