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- Quartus环境下的12进制计数器的扫描显示电路-Quartus environment of the 12 counter-band scanning display circuit
cnt60
- 同步计数器和异步计数器在设计时有哪些区别？试用 六进制计数器和一个十进制计数器构成一个六十进制同步计数器。-synchronous and asynchronous counter counter in the design these differences? 6 probation and 229 counters constitute a decimal counter a six decimal synchronous counter.
使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，
60COUNTER
- 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2
cnt6
- 基于vhdl的6进制计数器模块，实现0-5计数
cnt10
- 基于vhdl的10进制计数器模块，实现0-9计数
60counter
- 60进制计数器,其功能是实现60进制计数的vhdl语言
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- 任意进制计数器的仿真分析multisim8
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码
cont60
- 这个压缩程序包含两个60进制计数器的源代码，可供习惯不同编程风格的用户使用
dianzishizhong
- 题目：电子时钟的设计 一、实验目的： 1． 掌握多位计数器相连的设计方法。 2． 掌握十进制、六十进制、二十四进制计数器的设计方法。 3． 继续巩固多位数码管的驱动及编码。 4． 掌握扬声器的驱动 5． 掌握EPLD技术的层次化设计方法 二、实验要求： 1．用时、分、秒计数显示功能，以24小时循环计时。 2．具用清零，调节小时、分钟功能。 3．具用整点报时功能。
VHDL
- 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
cnt10
- 10进制计数器，VHDL描述的，实验必备
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
100hexadecimalcounter
- 用vhdl对GAL22V10进行编程，实现100进制计数器-Using VHDL programming on GAL22V10, 100 hexadecimal counter
cnt10
- 一个用VHDL语言编写的十进制计数器，后续还有分频器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -VHDL language us
AHDL语言示例
- AHDL语言示例.doc AHDL语言216进制计数器
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- cnt6.bdf 六进制约翰逊计数器 counters.vhd 不同功能的简单计数器 count60.vhd 60进制计数器 count60.bdf 60进制计数器 counter_1024.vhd 8位二进制计数器 counter_1m.vhd 16位二进制计数器 counter.vhd N进制计数器-M Johnson cnt6.bdf six different functions counters.vhd counter simple counter count
VHDL1
- 数字电子时钟中，秒和分要求要有60进制计数器和24进制计数器，此为60进制计数器-Digital electronic clock, the seconds and sub-band requires 60 counters and 24-ary counter, this counter is 60 hexadecimal
q
- 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出