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example3
- 加/减法计数器：本程序实现的是一个加/减8进制计数器-Add/down counter: The program implementation is a plus/minus 8 binary counter
counter100
- VHDL语言 FPGA 一百进制计数器 元件例化方法-VHDL, FPGA hundred cases of binary counter element method
count
- 吉大短学期CPLD实习程序 可逆10 进制计数器，用1 位拨码开关进行加减控制：输入为0 时进行加计数，当输入为1 时进行减计数；用1 位拨码开关进行同步清零控制：输入为0 时清零，输入为1时正常计数。计数结果用数码管显示-Chittagong short term internship program CPLD reversible binary counter 10, with an addition and subtraction DIP switch control: when th
10-binary-counter
- 使用verilog实现10进制计数器功能,可以实现Quartus仿真，含任意进制计数器程序-10 binary counter using verilog implementation function, can realize Quartus simulation program with an arbitrary binary counter
digital-clock
- 数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成，小时计数器较复杂，需要设计一个24(或12)
8-jinzhi-counter
- 8进制计数器 每计数八次进一次位，vhdl语言的基础程序，对初学者很有帮助-8 binary counter into a bit of each of eight counts, vhdl language based program, very helpful for beginners
10-jinzhi-counter
- 10进制计数器 每计数十次有一个进位，是vhdl编程的基础程序，应用于fpga cpld可编程逻辑器件-Total scores of 10 binary counter has a per carry, is the basis for vhdl programming procedures used in programmable logic devices fpga cpld
15-jinzhi-counter
- 15进制计数器 每计数十五次有一个进位，是vhdl编程的基础程序，应用于fpga cpld可编程逻辑器件-Fifth decimal counter 15 counts each have a carry, is the basis for vhdl programming procedures, programmable logic devices used in fpga cpld
18073609
- 利用两片74160制成的24/12进制计数器，可以作为数字钟的一部分-Made use of two 74 160 24/12 binary counter, digital clock can be used as part of
Counter24hour
- 用VHDL语言编写的一个二十四进制计数器，一个脉冲输入引脚，一个复位输入端，四个BCD码输出端。与我另外的八个模块是配配套的。-A 24 binary counter programmed with VHDL language.A pulse input, a reset input, four output BCD code. It is one of my total 9 modules that are used to design a digital clock.
CNT10
- 10进制计数器，使用altera芯片集成的80c51软核-10 binary counter, use the 80c51 chip altera soft-core
365counter
- 使用Electronics Workbench 5.0电子仿真软件(EWB)设计的365进制计数器。-Using electronic simulation software Electronics Workbench 5.0 (EWB) design a counter(365 BCD).
source
- FPGA驱动八位数码管，做为16进制计数器。-16 counter,using verilog HDL
cnt60
- 60进制计数器,（由一六进制和十进制连线组成）-60 binary counter (hexadecimal and decimal by a connection form)
verilog1
- 此代码实现了n进制计数器，有清零。保持还有减一计数。-This code implements the n binary counter, there is clear. Keeping it there by a count
my_counter10_test2
- 本程序是用vhdl语言来描写的10进制计数器-decimal counter
jz_6
- 基于VHDL语言编写的六进制计数器-6 system
EDAshuzimiaobiao
- EDA数字秒表 一、总体设计要求： 设计一个数字秒表，共有6位输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分；秒表的最大计数容量为60分钟，当计时达60分钟后，蜂鸣器报警；秒表还需有一个启动信号和一个归零信号，以便秒表能随意启停及归零。 二、技术要点： 1.秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。 2.最关键的是精确的100Hz计时脉冲如何获得，可由高频时钟信号经分频得到； 3.设计时钟扫描模块seltime和显示译码器
count10
- 10进制计数器,用于一般的计数、计时等基本元件。-ten counter
clock
- clockVHDL数字钟模块CNT60_2 该模块为60进制计数器，计时输出为秒的数值，在计时到59时送出进位信号CO,因为硬件有延时，所以模块CNT60_2在此模块变为00时加1，符合实际。-clockVHDLCapable of normal hours, minutes, seconds, chronograph functions, six digital tube display 24h, 60min, 60s. Sa key is pressed, the timer incre