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zd
- 我的课程设计内容的一部分 很好用的 vhdl语言 -I am a part of the content of the curriculum design using vhdl language well
and_2
- VHDL 与门 ，最基本的学习VHDL的程序，我写的第一个VHDL程序，估计作用不大哦-VHDL and the gate, the basic process of learning VHDL, I am the first to write a VHDL program, estimated that little oh
CLOCK
- VHDL的电子闹钟源码。适合初学者，因为我也是初学者。囧-VHDL source code of electronic alarm clock. For beginners, because I am also beginner.囧
Fuzzy_Image
- A IEEE Paper for Noise Removal using Fuzzy is solved partially using VHDL, with my understanding the matlab tool is much easy to implement this but i tried and successfully completed, now i am revealing it partially for understanding-A IEEE Paper for
ShiftRegs
- i am uploading the vhdl code for a 8 bit shift register
CPU
- 我是2014级复旦的研究生。这是一个8位的CPU设计VHDL实现。本CPU基于RISC架构，实现了cpu的基本功能如：加减乘除运算，跳转等。此外，里面有一个17位的ROM区，是存储指令的。你可以写出一段17位的指令代码，并放入ROM区，该CPU即可自动运行出结果。压缩包里是源代码和我们当时的设计要求。本源代码的最后调试时在地址0 17是放入的斐波纳契数字(Fibonacci Numbers)指令。通过modelsim仿真即可看到结果。-I am a 2014 graduate of Fudan
Multiplier
- 我是2014级复旦的研究生。这是用VHDL语言设计的任意的M乘以N位的乘法器。设计中，被除数和乘数的位数是通过参数来设置的，可由你来修改。我已写好了testbench。可放心使用。-I am a 2014 graduate of Fudan University. This is an arbitrary M VHDL language designed by N-bit multiplier. Design, the dividend and the median multiplier is
DDS
- DDS的FPGA实现(VHDL),只可调频，调幅可于外部DA实现。(内附三角波、正弦波、方波的rom调用)-DDS on FPGA (VHDL), only FM, AM can be implemented in an external DA. (With triangular wave, sine wave, square wave rom call)
DIVIDER
- 大家好，我是复旦大学的研究生。本资源是一个基于VHDL语言的M位除以N位的除法器。其中M/N ，商M位，余数是N位的。以Moim设计验证和验证。压缩包里有除法器的源文件和testbench。可加入工程，直接测试。鄙人测试都是无错误的。愿尊驾下载后，积极评价，以便于相互交流，学习。O(∩_∩)O谢谢.2015年5月7日于芬兰，图尔库。-Hello everyone, I am a graduate student at Fudan University. This resource is base
ZHWX
- DDS 产生正弦信号，OOK，AM三种波形。 使用xilinx FPGA VHDL-DDS. Resulting in sinusoidal signal, OOK, AM three waveforms. Using xilinx FPGA VHDL.