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PLL_PLV
- 锁相回路可视为一个输出相位和输入相位的回授系统用以同步输入参考讯号和回授后输出信号。并让其操作同样的频率。如(图一)所示，简单锁相回路[3,4]是由三个电路构成，分别为相位侦测器（Phase Detector）、回路滤波器（Loop Filter）、压控荡器（VCO）-phase-locked loop can be regarded as a phase output and input phase feedback system for synchronous reference input
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
发射部分采用锁相环式频率合成器技术
- 发射部分采用锁相环式频率合成器技术， MC145152和MC12022芯片组成锁相环，将载波频率精确锁定在35MHz，输出载波的稳定度达到4×10-5，准确度达到3×10-5，由变容二极管V149和集成压控振荡器芯片MC1648实现对载波的调频调制；末级功放选用三极管2SC1970，使其工作在丙类放大状态，提高了放大器的效率，输出功率达到设计要求。,Part of the launch phase-locked loop frequency synthesizer using technolog
weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
test_pll
- 该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source mainly realizes the function of phase-locked loop, phase-locked loop consists of input, phase discriminator, loop filter and the volta
test_pll_1
- 该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source is mainly realize the function of phase-locked loop, phase-locked loop consists of input, phase discriminator, loop filter and the vol
PLL_Design-(G)
- 二阶锁相环系统的设计，有效提高信噪比，便于跟踪锁定- Second-order phase-locked loop system designed to effectively improve the signal to noise ratio, ease of tracking lock
three_phase_harmonics_pll
- 三阶锁相环频率合成器的simulink 模型，可以演示三阶锁相环工程过程，验证参数合理性-Three phase lock loop
plltest
- 基于Dq变换数字实现三相锁相环的功能，对于谐波的抗干扰能力差-three-phase phase-lock loop based on d-q transformation
PLL_1
- Phase lock loop generation for vhdl (DE2 board)
PLL1
- 锁相环跟踪主程序，里面有参数的详细说明,适合初学者理解锁相环的跟踪过程-simulation code for phase lock loop
pll
- A phase-locked loop or phase lock loop (PLL) is a control system that generates an output signal whose phase is related to the phase of an input signal. While there are several differing types, it is easy to initially visualize as an electronic circu
digitai-signal
- 基于FPGA的锁相环，可用于提取同步信号-FPGA based phase lock loop, which can be used to extract the synchronous signal
pll
- Phase lock loop presentation
PLL.plecs
- PLECS是一个用于电路和控制结合的多功能仿真软件，尤其适用于电力电子和传动系统。这个PLECS模块是一个锁相环（这个软件没有自带锁相环），这个锁相环是照着MATLAB底层文件搭建的-PLECS is a versatile simulation software for circuit and control, especially for power electronics and transmission system. This PLECS module is a phase locke
pllddsrf3191
- 论述了风力发电并网的PLL技术，基于传统PI-PLL技术基础上，以双同步旋转坐标系建立电网电压不平衡的数学模型。-mbalance of power grid voltage phase lock loop
virtualPLL
- virtual phase lock loop p-virtual phase lock loop pll
one_phause_pll
- 描述： 单相锁相环仿真模型，适用于想了解PLL的同学。(a Phase Lock Loop (PLL) closed-loop control system, which tracks the frequency and phase of a sinusoidal signal by using an internal frequency oscillator. The control system adjusts the internal oscillator frequency to ke
ADF4355 数据手册
- ADF4355是微波宽带(54-6800MHz)可实现小数N分频或整数N分频锁相环(PLL)的频率合成器,高分辨率38位模数,低相位噪声电压控制振荡器(VCO),可编程1/2/4/8/16/32/64分频输出,模拟和数字电源为3.3 V,主要用在无线基础设施（W-CDMA,TD-SCDMA,WiMAX,GSM, PCS,DCS,DECT）,点到点/点到多点微波链路(ADF4355 microwave broadband (54-6800 MHZ) can realize the decimal
a3 - 副本
- 广义积分器锁相环仿真 中间很多问题 还不会改 以后有空再改(There are many problems in the simulation of the generalized integrator phase lock loop simulation.)