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指令译码电路的设计
- 指令译码电路的设计。 主要用在数字电路的设计中。 所用语言为Verilog HDL.-instruction decoder circuit design. Mainly used in digital circuit design. The language used for Verilog HDL.
Viterbidecoder
- 维特比解码器低功耗设计verilog编码完整的程序可直接用-Viterbi decoder low power design Verilog coding complete procedures can be used directly
rs-codec-8-16
- 这是一个rs译码器的verilog程序运行于quatus-This is a rs decoder running on Verilog quatus
AUDIO_DAC
- 一个关于声音处理的Verilog语言编写的解码芯片，可以用于FPGA处理芯片的IP核，欢迎大家来用。-a voice on the Verilog language decoder chip, FPGA can be used to handle IP core chips, all are welcome to use.
DE2_TV
- 一个模拟视频输入转VGA视频输出的Verilog程序，视频解码芯片采用ADV7181B，VGA DAC采用ADV7123，强力推荐-an analog video input to VGA video output Verilog procedures, Video decoder chip used ADV7181B, VGA DAC used ADV7123, strongly recommended!
manydecoders_V
- 各种解码译码电路模型的VerilogHDL描述-various decoder decoding circuit model of Verilog HDL descr iption
yimazhenque
- 47译码器器的verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助-47 decoder for verilog source code, compiled simulation, absolute authenticity, helpful for beginners
rs-codec-8-4
- encode.v The encoder syndrome.v Syndrome generator in decoder berlekamp.v Berlekamp algorithm in decoder chien-search.v Chien search and Forney algorithm in decoder decode.v The top module of the decoder inverse.v Computes multiplic
djpeg_vlsi
- jpeg解码电路，是verilog编写的，可以综合，很有实用价值。-jpeg decoder circuit, is prepared verilog, synthesis, very practical value.
viterbi_decoder_sources_code_verilog
- viterbi decoder , use verilog HDL language.-Viterbi decoder, use verilog HDL language.
Regs071221068.六到三十二位译码器
- 六到三十二位译码器，verilog语言书写,decoder，6 to 32， verilog
红外接收解码
- 红外接收解码 工程说明 本案例实现了编码格式为“引导码+地址码+数据码+数据反码”的红外发送数据进行接收和解码，并将收到的数据显示到七段译码器上。 案例补充说明 在实际的产品设计或业余电子制作中，编码芯片并一定能完成要求的功能，这时就需要了解所使用的编码芯片到底是如何编码的。只有知道编码方式，我们才可以使用单片机或数字电路去定制解码方案。(Infrared receiving and decoding Engineering descr iption In this case the enc
ed1553
- 自己编写的1553b总线的曼切斯特编码和解码电路(1553b encoder and decoder)
anc dec
- encoder,decoder,testbench and run files
rs_15_11
- ReedSolomon RS(15,11) Verilog 编码和解码测试程序 编码有两种实现方式 串行和并行方式(ReedSolomon RS(15,11) Verilog Encoder&Decoder)
bcd
- FPGA实现3-8译码器用于实验测试，非常适合于初学者(FPGA implementation decoder)
3-8decoder
- 3-8线译码器，输入为3位的二进制数字，进行译码，得到有效数字(3-8 wire decoder, input to 3 bits of binary digit, carry on decoding and get effective number.)
Count_255
- 该代码用Verilog语言在Basys2板上实现了255位译码器，编码从SW0~SW7输入，LED灯分时显示译码内容。(The code implements the 255 bit decoder on the Basys2 board with Verilog language, encoding from SW0~SW7 input and LED lamp time to display decoding content.)
yima3_8
- 3_8译码器就是将输入的三位编码转换为8位输出，使其中一位与其他不同，从而实现译码功能(The 3_8 decoder converts the input three bit code to 8 bit output, so that one of the bits is different from others, thus realizing the decoding function.)
RS(204,188)译码器的设计
- RS(204,188)译码器说明 原文件： rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_po