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FPGAlarge-scaledesign
- 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
tdm_over_IP
- white paper on Jitter and clock recovery for periodic traffic in broadband packet networks
itter
- 改进的时钟定时抖动估计方法Improved Estimation of clock timing jitter-Improved Estimation of clock timing jitter
JQQ
- 这是QQ聊天系统，可以进行登录，注册，添加好友，删除好友，聊天，窗口抖动，时钟等功能。-This is the QQ chat system, you can log in, register, add friends, remove friends, chat, windows jitter, clock and other functions.
sfdppllli
- 简单易懂的可配置dpll的VHDL代码。用于时钟恢复后的相位抖动的的滤波有非常好的效果， 而且能参数化配置pll的级数。 已通过测试。 -Straightforward configuration VHDL code dpll. Very good results for the clock recovery phase jitter filtering, and can be parameterized configuration pll series. Has been tested.
time_stopwatch
- 通过三个按钮来调节时钟时间，同时通过一个按钮来开启马表功能，马表通过51单片机外部中断0，按钮的信号通过cpld处理过，无抖动，且低电平持续时间极短，只有单片机的一个机器周期。马表功能精确-Three buttons to adjust the clock time while a button to open the stopwatch function, stopwatch by 51 MCU external interrupt 0 button signal processing by
89c51program
- 消抖动的独立式键盘调时的数码时钟实验代码，基于51单片机-The experimental code elimination the independent jitter keyboard tune digital clock, based on 51 MCU
shizhong
- 该才程序是以个可调时钟程序，里面包含定时器的使用，按键的消抖动如何处理等-The only program in adjustable clock program, which includes use of timers, buttons eliminate jitter how to deal with
sh
- 采样保持放大器电路，时钟频率20KHz，孔径抖动200ps-Sample-and-hold amplifier circuit, the clock frequency of 20KHz, aperture jitter 200ps
Lab15_sw2reg
- 开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
ad9523
- AD9523 SPI Low Jitter Clock Generator for Embedded Linux.
mxs
- AD9523 SPI Low Jitter Clock Generator.
ADIsimCLK_V1_70_04_setup
- ADIsimCLK是一款专门针对ADI公司的超低抖动时钟分配和时钟产生产品系列而开发的设计工具。 无论是在无线基础设施、仪器仪表、网络、宽带、自动测试设备领域，还是在其它要求可预测时钟性能的应用，ADIsimCLK都能帮助您迅速开发、评估和优化设计。 ADIsimCLK版本1.50在以前的版本基础上进行了扩展，加入了低抖动时钟发生器AD9525。 -ADIsimCLK is the design tool developed specifically for Analog Devices ra
htd
- 很不错的java特效,包括漂亮时钟,水波,抖动-Good Java effects, including beautiful clock, water wave, jitter
afe4400
- AFE4400 是一款非常适合于脉冲血氧仪应用的完全集成模拟前端 (AFE)。 此器件包含一个具有集成模数转换器 (ADC) 的低噪声接收器通道、一个 LED 发射部件和针对传感器以及 LED 故障检测的诊断功能。 此器件是一款可配置定时控制器。 这个灵活性使得用户能够完全控制器件定时特性。 为了简化计时要求并为 AFE4400 提供一个低抖动时钟，还集成了一个由外部晶振供频的振荡器。 此器件使用一个 SPI 接口与外部微控制器或主机处理器通信。-The AFE4400 is a fully-i
bjautiful_beautiful_beautiful
- 很不错的java特效,包括漂亮时钟,水波,抖动-Good Java effects, including beautiful clock, water wave, jitter
AD9512_coe
- AD9512 提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the cl
AD9512_ISE
- AD9512提供多路输出时钟分配功能，输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the clo
AD9854代码
- 300 MHz内部时钟频率 集成的12位输出DAC 超高速，3 ps RMS抖动比较器9854代码(300 MHz Internal Clock Rate Integrated 12-Bit Output DAC Ultrahigh-Speed, 3 ps RMS Jitter Comparator9854code)
pll_test
- PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource