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MemoryManagement
- java 模拟CPU系统调页，每个页面可存放10条指令，分配给一个作业的内存块为4。模拟一个作业的执行过程，该作业有320条指令，即它的地址空间为32页，采用FIFO、LRU算法，并计算缺页率-java simulation CPU system paging, each page can hold 10 instructions, the job is assigned to a memory block 4. Simulated execution of a job, the job has
VHDL-8bitFIFO
- FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它只的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等，本程序实现8位的FIFO功能,三位格雷码可表示8位的深度。-THE WIDTH of THE FIFO: namely information in English often see THE WIDTH, it is only a FIFO data read and write operations, as has 8 bit or 16 bit M
fifo_uart_vhdl
- 带FIFO的串口收发模块 功能完善32位的fifo-the uart with fifo
FIFO1
- 给出一个位宽16比特，深度为10的异步FIFO的设计，并要求给出空或满的指示信号。要求用Verilog HDL语言设计，并编写测试激励，以及用Modelsim进行功能仿真，验证设计正确性。10个16位的数据 (FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等。FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽度为N）。如一个8位的FIFO，若深度为8，它可以
const
- FIFO collects up to 32 values then stops collecting data. -FIFO FIFO collects up to 32 values then stops collecting data.
LCD1602
- 由于 1602 是慢速设备，根据我们显示网址 32 个字符的架构，我们在顶层设计了一个FIFO, 在开始工作的时候一次性把要显示的字符传到在LCD1602上显示RedCore网址 FIFO中，在1602控制层代码中再从FIFO读出送 去显示，加FIFO的好处是，高速的TOP层可以不用去等待慢速的1602写时序，把两个层次的模块 独立开来。-Since 1602 is a slow device, according to our display URL to 32 charac
[verilog]dcfifo_256x32
- Dual-Clock FIFO, Depth: 256 Width: 32 USEDW: Y FULLL:Y EMPTY:Y-This is self-defined Dual-Clock FIFO, using logic lut resources.
Multi-Channel PCe QDMA&RDMA Subsystem
- 基于PCI Express Integrated Block，Multi-Channel PCIe QDMA&RDMA Subsystem实现了使用DMA地址队列和DMA Ring缓冲的独立多通道、高性能Continous或Scather Gather DMA，提供FIFO/AXI4-Stream用户接口。 特性： 支持Ultrascale+，Ultrascale，7 Series的PCI Express Integrated Block 支持64，128，256，512