搜索资源列表
21_ds1302
- 基于FPGA与DS1302时钟芯片采用Verilog HDL语言编写的数字时钟实现-Based on FPGA and DS1302 clock chip using Verilog HDL language of the digital clock to achieve
digtal_clock
- FPGA实现数字钟VHDL语言编写,包涵整点报时，清零，调时调分等功能-FPGA digital clock VHDL language, includes the whole point timekeeping, cleared when the transfer function of adjusting grading
beep
- 学习FPGA的入门程序，采用verilog语言，对时钟进行分频，控制蜂鸣器发声，可以发出七个音色，希望大家好好学习学习。-Learning FPGA entry procedures, using verilog language, clock frequency, control the buzzer sound can be issued seven tones, I hope you learn to learn.
digital_clock
- FPGA数字时钟，基于verilogHDL-FPGA digital clock, based verilogHDL
CLK
- 基于FPGA的数字钟显示跑表，日历，时钟，闹铃等-Show stopwatch, calendar, clock, alarm and other FPGA-based digital clock
DDS
- 第一，DDS模块是一个比较常用的用数字方式实现模拟信号的方法，以前一直只用了频率控制，这一次还通过深入理解用上了相位控制，从这个角度来讲，可以用FPGA小菜一碟的实现频率和相位可控的多通道SPWM波，然后再去外加上RC滤波电路和运放电路就可以实现可控正弦波。 第二，这里的DDS模块还有产生一个可逆计数器的计数使能时钟和方向控制时钟，需要具体说说的是，如果你输出的正弦值是8位的，那么你的计数器的计数范围是在0---255---0，如果你输出的正弦值是9位的，那么你的计数器的计数范围是在0--
Example3
- 一个基于FPGA的计数器的小程序，定义时钟、异步复位、同步使能信号，计算结果。-An FPGA-based counter applet, define the clock, asynchronous reset, synchronous enable signal, the calculation results.
Example4
- 一款基于FPGA的数码显示译码器的小程序，定义动态扫描时钟信号，定义四位输入信号，检测时钟上升沿，计数器dount累加。-An FPGA-based digital display decoder small program, define dynamic scan clock signal, the definition of four input signals, detects the rising edge of the clock, the counter dount accumula
Example5
- 一款基于FPGA的数控分频器的小程序，定义时钟信号，输入控制的数据，分频输出，波形观测输出。-An FPGA-based applet NC divider, the definition of the clock signal, the input control data, frequency output, the output waveform observation.
Example7
- 一个基于FPGA的步长可变加减计数器的小程序，时钟输入，增、减控制信号，转换结果。-An FPGA-based variable step-down counter applet, a clock input, add, subtract control signal, the conversion result.
Example8
- 一个基于FPGA的4位流水乘法器的小程序，设置了时钟输入，数据输入，并输出结果。-One of four water-based FPGA multiplier applet, set the clock input, data input and output.
gps_clk
- gps FPGA硬件下编写的时钟信号测试程序，内涵测试图片，完整可用。-请键入文字或网站地址，或者上传文档。 取消 Gps FPGA yìngjiàn xià biānxiě de shízhōng xìnhào cèshì chéngxù, nèihán cèshì túpiàn, wánzhěng kěyòng.gps FPGA hardware write clock signal under test procedures, test images connotation, co
Frecuency-Divisor
- This code Use the 50 Mhz clock of BASYS 2 FPGA to generate a frecuency divisor (choose the div value using FPGA Switches). The result is shown in two leds to compare, one have a frecency fixed (with out div ) and the secon led showm the div selected
clock_speed
- fpga分频器设计。将高频时钟信号任意分频-fpga crossover design. The high frequency clock signal any divider
VHDL_LCD1602
- 基于fpga的万年历和数字钟设计，利用1602显示-Digital clock and calendar design based on fpga, using 1602 shows
clkdiv
- 《深入浅出玩转FPGA学习课程特权同学——实验代码》时钟分频-The students easily understood how to play the FPGA courses privilege- experimental code clock frequency division
wishbone
- Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(
fp24_prj
- 这是我利用Verilog编写的一个时钟计数器，包括了时钟分钟和秒，结构简单，功能细化，而且我也将仿真结果放在该压缩文件中，通过下载到FPGA的板子当中就可以实现计数，希望对初学FPGA的同学有帮助-This is what I use Verilog prepared a clock counter, including the clock minutes and seconds, simple structure, function refinement, and I will also be
naozhong
- fpga实现的闹钟程序。可以实现闹钟的基本功能。-fpga implementation alarm procedures. You can achieve the basic function alarm clock.
Nios_Clock
- FPGA平台下基于Nios II的数字闹钟的源程序，从DS1302读取时钟数据，在LCD12864上显示出来，按键控制闹钟设定，蜂鸣器闹铃。-Digital clock Nios II source program based on the FPGA platform, clock read data from the DS1302, in the LCD12864 display, keyboard control alarm, buzzer alarm.