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syn_fifo
- 同步FIFO的verilog编码 -synchronous FIFO verilog coding synchronous FIFO verilog Synchronous Code FI FOR the verilog coding synchronous FIFO verilog coding
FIFO_Syn
- 同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
Syn_FIFO
- 一个可综合的同步FIFO的verilog源代码
s_fifo
- 一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.两种方式,包含testbench
fifo
- 同步FIFO( Verilog HDL )
time_run
- verilog描述 年月日，小时分秒的显示，2000~2099年的万历年循环 用set控制，设置状态，按一下改变一个设置，正常显示时，按set进入小时设置，依次是分钟，年，月，天（天设置带懂周变换） 在设置状态，按一下ADJ，加一下，按cf就减1，同步修改显示；设置状态下，按mode键或是60秒无按键，推出设置状态，返回正常显示 正常显示是，按ADJ，进行24，12小时显示切换，带AM_PM显示
reset
- 异步复位同步释放的复位信号处理逻辑代码.Verilog编写!很好用.在EP1C6Q240上调试成功.
verilog_YUYAN
- verilog语言写的同步双端口设计文件!!!是一个不错的双口RAM的设计文件！
the_ram_of_fPga
- 基于FPGA的SDRM设计，VERILOG语言写的同步双端口设计文件!!!是一个不错的双口RAM的设计文件！
syn_frame
- 帧同步Verilog HDL源程序 实现接收机的同步功能
hdl
- 用Verilog语言编写的实现NAND Flash块的控制存取以及同步的FIFO的控制
asic_design
- 华为,大规模逻辑设计指导书,规格详细，包括：VHDL编写规范，Verilog编写规范，asic设计方法，同步电路设计规则，vhdl电路设计，代码可重用设计，
2011年电子设计大赛e题《简易数字信号传输分析仪》
- 2011年电子设计大赛e题《简易数字信号传输分析仪》verilog源代码，实现后端采样同步时钟-E Electronic Design Contest 2011 problem " simple digital signal transmission analyzer" verilog source code sample to achieve the back-end clock synchronization
tongbu
- 使用VERILOG开发时钟同步算法，能够从数据信号中提取时钟信息，-Clock synchronization algorithm using VERILOG developed to extract the clock from the data signal information,
phase_test
- 基于verilog的鉴相器设计，鉴相器是锁相环的一部分，功能是检测两个时钟是否同步-The phase detector based on verilog design, PLL phase detector is part of function is to test whether the two clock synchronization
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
small_fifo
- 同步fifo设计，仿真已通过，用Verilog编写，代码短小，易懂-Synchronous fifo design, simulation has been adopted, written with Verilog, code short and easy to understand
costas
- 载波同步，costas环，基于Verilog的载波同步环-Carrier synchronization, costas ring, based on Verilog carrier synchronization ring
fifo
- 实现fifo的基本功能。使用Verilog能够实现的同步数据先入先出功能，简单易懂，并带有相应的测试文件-Fifo realize the basic functions. Be able to use the Verilog implementation of the synchronous data FIFO functions, easy to understand, with the corresponding test file