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buffer422
- 一个同步422接口控制器的verilog源程序。-A synchronous interface controller 422 of the verilog source.
keyboardcontroller_latest.tar
- 这是一个非常小而简单的模块，它通过一个键xy矩阵扫描，并产生一种“快照”的 位的代表在扫描采样的按键开关状态。 有在模块的内存，使输出保持不变的扫描过程中，并同步更新。 把钥匙是连续取样，但向上的按键开关存储器存储的所有数据，直到最后输出 “快照”的生产。 该模块是Verilog的参数，并与小矩阵式键盘推荐使用。据 在实际测试硬件。-This is a ve
EfficientSynthesizableFiniteStateMachineDesignusin
- 高效的同步有限状态机的设计，本代码详细的说明了如何设计高效和规范的fsm设计-Efficient Synthesizable Finite State Machine Design using NC-Verilog
SFIFO
- 可以实现任意位的同步FIFO的verilog实现-the verilog code of a common SFIFO
synchronousSerialDataTransfer
- 周立功教科书上的同步串行传输verilog.hdl程序源码及工程文件，是用quartus ||综合过的了-synchronous serial data transfer
ASY_FIFO
- 用Verilog编写的异步FIFO，可以方便的实现同步异步的转换，在全局异步局部异步的系统中得到广泛应用-ASY_FIFO written with verilog,and it is very useful in a GALS system
delay_early_gate
- 全数字超前—滞后门符号同步算法的FPGA实现的verilog源代码-digital lead-lag syn
pulse
- 实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the main function is to produce a
Verilog1
- 同步字检测程序，Verilog程序，初级编程-Sync word detection procedure, Verilog program, the primary programming
cout_asyn
- 基于verilog的计数器设计，本例程将实现四位异步二进制计数器的功能，同时给出了同步二进制计数器和同步十进制计数器的VerilogHDL程序-Verilog counter based design, this routine will achieve the functions of four asynchronous binary counter, synchronous binary counter is given and synchronous decimal counter Ver
fallthrough_small_fifo_v2
- 同步fifo设计，仿真已通过，用Verilog编写，代码短小-Synchronous fifo design, simulation has been adopted, written with Verilog, code short
chufaqi
- 由verilog语言编写的同步触发器，可实现同步置零-failed to translate
adder1
- 此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ，有广泛的应用，比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with the case statement described in
01chufaqi
- 带同步清0、同步置1 的D 触发器 verilog语言描述的-0 with synchronous clear, synchronous set 1 D flip-flop verilog language descr iption
reset
- 这是个关于同步复位和异步复位问题的探讨，最后得出同步释放，异步复位的效果最好 文件中有编好的verilog文件工程，以及仿真结果和RTL分析图，分析的很详细-This is a synchronous reset and asynchronous reset on the issue of the conclusion that synchronous release, asynchronous reset of the best documents are programmed veril
USB_SLAVE_700AN_RD
- 基于verilog 代码的USB2.0同步FIFO读代码-USB2.0 syn FIFO read
USB_SLAVE_700AN
- 基于verilog的USB2.0同步写操作代码-usb2.0syn write code
sync_fifo
- 一种同步的先入先出verilog程序，可正确地通过编译-a programe of fifo wrote by verilog
scdma_0.1
- 专网，SCDMA的FPGA同步控制verilog hdl程序-Special network, SCDMA' s FPGA synchronization process verilog hdl
lab
- verilog语言设计同步加法器，异步减法器，16位计数器-adder verilog language design synchronous, asynchronous subtractor, 16-bit counter