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filter
- 环路滤波器设计(AD),RF工程师必备设计工具
pll
- 该程序实现的锁相环，运行环境为matlab，二阶的环路滤波器
DIGTAL_FIR
- 环路滤波器的设计，基于FPGA的锁相环应用。
pll-linear
- 该程序描述了二阶锁相环的环路滤波器的设计和线性模型分析
Designintelligentcarriertrackingloopbasedonsoftwar
- 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.
costas的verilog程序
- costas的verilog程序，包含乘法器，DDS，鉴相器，环路滤波器等模块-costas the verilog program, including multipliers, DDS, phase detector, loop filter modules
costas_loop
- costas环载波同步与解调，其中有环路滤波器系数估算-costas loop carrier synchronization and demodulation, including the loop filter coefficients estimation
dpll
- 基于Verilog的数字锁相环。包括三个模块，数字鉴相器DPD、数字环路滤波器DLF、数控振荡器 DCO三部分构成-Verilog-based digital PLL. Consists of three modules, the digital phase detector DPD, digital loop filter DLF, digitally controlled oscillator DCO three parts
frequencySynthesis
- 频率合成器环路滤波器的设计，介绍由集成锁相芯片PE3236 和集成锁相芯片ADF4107 组成的单环锁相环常用的环路滤波器。-Frequency synthesizer loop filter design, introduced by the integrated phase-locked-chip phase-locked PE3236 and an integrated single-chip component Central ADF4107 PLL loop filter common
costas
- 用costas环实现载波同步。假设发送信号载波频率为3.563Mhz，本地初始频率为3.5628Mhz。程序中直接给出了环路滤波器的参数C1,C2。-this is synchoronization on time recovery basing on matlab
AFC
- 频率偏差估计由信道参数估计和频率偏差估计两部分组成 环路滤波器设计-Frequency offset is estimated by the channel parameter estimation and frequency offset is estimated that two-part loop filter design
Gardner_baseband
- 对基带数字通信的位同步过程进行了仿真，采用Gardner算法，没有用插值。符号用SRRC进行脉冲成形，环路滤波器没有用PI回路，是简单的alfa，1-alfa低通滤波，NCO调整也比较简单。-Baseband digital communications for the bit synchronization process of the simulation, using Gardner algorithm, did not use interpolation. Carried out wit
ModifyInstruction
- 数字环路滤波器是由变模可逆计数器构成的。 该计数器设计为一个17 位可编程(可变模数) 可逆 计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversible counter, counting range is s
QPSKdigitalreceiver
- QPSK全数字接收机PDF，详细介绍了QPSK全数字接收机的构成，环路滤波器、内插器、Gardner定时恢复等部分的详细设计-QPSK digital receiver PDF, details of the composition of QPSK digital receiver, loop filter, interpolator, Gardner Timing Recovery and other parts of the detailed design
AGC
- 在实际系统中，由于发端功率和信道增益的变化会引起接收到的信号幅度的变化，这种变化是设计者所不希望的，因此，有必要对信号幅度进行自动增益控制(AGC)。另外，在解调器内部所有同步完成之后，如果解调输出为软输出，则需要对输出信号进行定标，以使较少的位数能够全面地反映解调数据的信息，这被称为定标AGC。AGC的实现原理大同小异，一般都是将信号幅度(能量)与固定门限比较，高于或低于门限的信息被送到调整环路滤波器，滤波器的输出用于控制可控增益放大器，或者是数字增益调整。-AGC
TheStudyofSimulationforTracingSatelliteDopplerShif
- 。利用理想二阶锁相环构造了三阶 环，对其捕获带宽、时间响应特性、稳定性和误差响应特性进行了仿真研究，分析了三阶环的参数选择 原则和跟踪卫星多普勒频偏的能力，并给出了环路滤波器的数字实现框图-. Ideal second-order phase-locked loop constructed using the third-order loop, its capture bandwidth, time response, stability and response characteris
84f704a6df6c
- 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。-MC145159 PLL frequency synthesizer design and realization of PLL frequency synthesizer the basic principles of integrated PLL chip M C 145159 work characteristic
Low-phase-noise
- 能够完成低相噪、低杂波数字锁相环路滤波器-Low phase noise, low clutter digital phase-locked loop filter design
环路滤波器设计
- 具有以下两种作用的低通滤波器：在鉴相器的输出端衰减高频误差分量，以提高抗干扰性能；在环路跳出锁定状态时，提高环路以短期存储，并迅速恢复信号。 环路滤波器一般是线性电路，由线性元件电阻，电容及运算放大器组成。环路滤波器用于衰减由输入信号噪声引起的快速变化的相位误差和平滑相位检测器泄露的高频分量，即滤波,以便在其输出端对原始信号进行精确的估计,环路滤波的阶数和噪声带宽决定了环路滤波器对信号的动态响应。
Lpfilter_20190503
- 环路滤波器是通信信号调制解调中最重要的一个部分，环路滤波器设计的好坏将直接影响到接收机的性能指标，二阶锁频辅助三阶锁相环路滤波器可以稳定跟踪具有加加速度的信号源，是现代通信中非常实用的技术，本文中详细编写了单载波信号产生模块、信道噪声模块、数字正交下变频模块、鉴频鉴相模块、环路滤波器模块，并包含了完整的testbench模块，对于初学者非常有用。(Loop filter is the most important part of communication signal modulation a