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PLLSim
- 二阶锁相环Matlab仿真代码，如入两路信号和信噪比，输出锁相以后的信号。可以仿真初始频差，和频率斜升的情况-second-order PLL Matlab simulation code, such as two-way signals and signal to noise ratio, the output signal after the lock-in. Simulation can initial frequency difference, and frequency ramp-up
digitalPLL
- 数字锁相环实现源码，有很大的参考价值。 由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
PLL
- 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
S3C44B0X-test
- s3c44b0 的开发板测试的所有源代码及程序！！！汇编代码主要完成系统初始化，包括： 禁止看门狗； 禁止所有中断； 初始化存储器（包括SDRAM）； 设定锁相环倍频； 使能所有单元模块时钟； 初始化堆栈； 设置中断等等 C语言代码主要是应用代码，包括： 设置使用指令缓存； 修改系统主时钟为32MHz； IO端口功能、方向设定； 初始化中断； 初始化DMF50081液晶模块； 蜂鸣器测试； 液晶显示测试； LED输出测试；
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
pta
- 正交频分复用基于IEEE802.11a的PTA跟踪法，同学自己编的，较复杂，运用了锁相环
MB1504_driver
- MB1504锁相环芯片的51单片机驱动程序,可以根据需要修改合适的分频值来完成频率合成配置.
DEMO1_KEY_LED
- KX_DVP3F型FPGA应用板/开发板（全套）包括： CycloneII系列FPGA EP2C8Q208C8 40万们，含20M-270MHz锁相环2个。 RS232串行接口；VGA视频口 高速SRAM 512KB。可用于语音处理，NiosII运行等。 配置Flash EPCS2， 10万次烧写周期 。 isp单片机T89S8253：MCS51兼容单片机，12
163.com.rar
- 为收音机重要组成部分的调谐电路和本振电路一直采用传统的电容、电感手动调台方式。近年来，随着无线电通信技术的迅速发展，锁相环和频率合成技术在各个领域得到了广泛的应用。由于锁相环具有跟踪特性、窄带滤波特性和锁定状态无剩余频差存在，因此在频率合成技术中采用锁相环路可以产生频率准确度很高的振荡信号源。利用这种振荡信号源产生的频率作为收音机电路的调谐频率和本振频率可以实现数字化收音。利用单片机控制锁相环路中的分频数就可以改变振荡信号源的输出频率，以达到调台的目的。设计要求主要有： ,err
PhaseNoise.rar
- 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功 能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技术的 发展和应用。文章最后给出了在GHz 量级上实现的这种新型小数分频合成器的应用电路, 并测得良好的相噪性能。,Fractional-N technology to s
freescaleMC9S12XS128PLL
- 飞思卡尔MC9S12XS128之锁相环PLL 单片机 三 272011通过设置XS128的锁相环，可以方便改变内部总线频率，轻松实现超频。下面是16MHz~120MHz的设置函数，后面有各寄存器用法。-The phase-locked loop PLL chip Freescale MC9S12XS128 three 272,011 PLL by setting the XS128, you can easily change the internal bus frequency, easy
SystemView
- 文件名 例子说明 1-1.svu 信号的平方 1-2.svu 双边带调幅信号的频谱 3-1.svu 拉普拉斯系统 3-2.svu 三阶系统的根轨迹与波特图计算 4-1.svu AM调制解调 4-2.svu AM 超外差收音机模型 4-3.svu SSB移相法形成 5-1.svu 间接法调频 5-2.svu 阿姆斯特兰朗法调频 5-3.svu FM积分鉴频器的仿真 5-4.svu 声音通过FM传输 6-1.svu 用一阶锁相环实现的FM解调器 6
altpll0
- 锁相环的使用 可以倍频或者分频 可以最多四个输出-Your use of Altera Corporation s design tools, logic functions --and other software and tools, and its AMPP partner logic --functions, and any output files from any of the foregoing --(including device programmin
pll(FPGA)
- 利用VHDL语言对FPGA进行锁相环倍频，经调试已经在开发板上实现倍频-The FPGA using VHDL language PLL frequency multiplier, the debug board has been achieved in the development of frequency
PPL
- 该论文设计了一个基于锁相环技术的倍频器，用Proteus软件仿真，效果不错。-Phase-Locked Loop
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
2051_MC44817_PLL
- AT89C2051+MC44817锁相环电路CATV射频调制器汇编源代码。-AT89C2051+ MC44817 PLL circuit CATV RF modulators compiled source code.
si4133
- 采用集成化（包括VCO PLL LPF）的锁相环进行点频信号发生的的源代码-The use of integrated (including VCO PLL LPF) for the phase-locked loop frequency signal occurred at the source code
pll
- 频合锁相环LMX2326与单片机接口代码 -LMX2326 PLL frequency together with the single-chip interface code
clock
- 由锁相环(PLL)产生所需的2分频与4分频时钟8分频时钟 clk.qpf为可执行主程序 -By the phase-locked loop (PLL) have the necessary 2-and 4-frequency clock frequency of 8 minutes for Executable clk.qpf main clock