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COUNT_10
- VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding output co.
COUNT_4qiduan
- VHDL源代码.设计一个模为4的计数器，并在实验箱上用七段数码管显示结果-VHDL source code. Design a scale of four counters, and the experimental box used in paragraph 107 of Digital Display Results
cnt10
- 用VHDL语言编的带有异步清零功能的十进制计数器-using VHDL addendum to the asynchronous reset function with the decimal counter
my_design_frequency
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。-in digital circuits, and often the need for higher frequency for the clock frequency operation, th
count16
- count16.vhd 16位BCD计数器VHDL源程序-count16.vhd 16 BCD counter VHDL source
VHDLexample49
- VHDL的49个例子，例子丰富，有计数器、状态机、寄存器、汉明纠错码编码器、游戏程序-VHDL 49 examples, examples of rich, counters, state machines, register, Hamming ECC encoder, Games, etc.
53_counter11
- 计数器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的-counter, using VHDL coding, you may not have much use, but as a reference or very useful
vhdl_clock
- VHDL实现数字时钟，利用数码管和CPLD 设计的计数器实现一个数字时钟，可以显示小时，分钟，秒。程序主要要靠考虑十进制和六十进制计数器的编写。 以上实验的程序都在源代码中有详细的注释-VHDL digital clock, the use of digital control and CPLD design to achieve a number of counter clock, show hours, minutes and seconds. The procedure depends
sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the underlying source code, a simple C
vhdlshiyan
- 本文为采用VHDL编写的程序及报告。步骤如下：1设计三位二进制计数器程序 二:设计一驱动循环显示7位数字 2编写LED控制程序如下： 3设计采用原理图方式如下: -VHDL paper prepared for the introduction of procedures and reports. Steps are as follows : Design of a binary counter three two procedures : Design of a drive
shijizhi
- 十进制加法计数器.VHDL程序,可在Quratus 2中运行
dividefre
- CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL
EXPT43_cnt10
- 基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器
COUNT60.20
- 用vhdl语言实现模可变计数器的设计 这是学习VHDL语言的经典例子
geleicounter
- 开发环境是FPGA开发工具，格雷码计数器的VHDL程序
generate语句的应用
- vhdl实验 计数器：generate语句的应用
60COUNTER
- 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2
cnt6
- 基于vhdl的6进制计数器模块，实现0-5计数
cnt10
- 基于vhdl的10进制计数器模块，实现0-9计数
CNT4B
- 基于VHDL的4位带异步清零的二进制计数器。