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Realization_of_FPGA_for_LDPC_encoding
- 低密度奇偶校验码(简称LDPC码)是目前距离香农限最近的一种线性纠错码，它的直接编码运算量较大，通常具有码长的二次方复杂度．为此，利用有效的校验矩阵，来降低编码的复杂度，同时研究利用大规模集成电路实现LDPC码的编码．在ISE 8．2软件平台上采用基于FPGA的Verilog HDL语言实现了有效的编码过程，为LDPC码的硬件实现和实际应用提供了依据-Abstract：Low．density parity·check code(LDPC code)is a kind of linear eror
adc_tlc3548
- 用于FPGA连接的A/D转换芯片TLC3548-FPGA connections for A/D converter chip TLC3548
UHF-RFID-CRC
- 本文首先研究了IsO／IECl8000．6标准中A、B两类短程通讯的前向链路与返回 链路的数据编码方式，对(FMO)双相间隔编码、(PIE)脉冲间隔编码、曼切斯特码 的编解码方式和技术参数进行了深入的分析，并利用FPGA实验平台对这三种编 码的编、解码电路进行了设计和仿真。然后对UHF RFID系统的差错控制技术原理 进行了探讨，重点研究了ISo／IECl8000．6标准中采用的数据保护与校验技术，即 循环冗余校验(CRC)技术。分析了基于线性反馈移位寄存器(LFSR)实现C
The-pulse-signal-generator
- 脉冲信号发生器：采用DDS技术实现脉冲信号的周期、脉冲宽度、幅值的数控调节。通过单片机与FPGA的并行通信技术将频率控制字及矩形脉冲数据传送给FPGA的双口RAM。模拟输出通道则将信号通过100MHz、8位D/A转换器将波形数据转换成模拟脉冲信号，最后通过高速运放构成的放大器放大，实现幅度连续可调。-The pulse signal generator: using the DDS technology to achieve the pulse signal cycles, pulse widt
lab2
- D-type storage elements The circuit below contains three different types of storage element: a gated (transparent) D latch, a positive-edge triggered and negative edge triggered D-type flip-flops. Write a VHDL file that instantiates the th
LCD-Display-Driver-Design
- ： 为了将液晶显示器( L C D) 用于军用设备和一些特殊领域， 采用工, _ l k N ． F P G A, ~片， 自 行设计L C D显示 驱动逻辑， 研制一种能够可靠工作于． 4 0 ～ + 6 5 ℃的L C D显示驱动器。 该显示驱动器能够接收隔行扫描 诵视 曩 信号 。 逝待去隔行和缩放处理 。 买现清聚显示。 簧通过 蔷低温头验o-: For the liquid crystal display (LCD) used in military equipment a
state_FPGA
- 基于FPGA的状态机，应用于高速A/D采样上，通过测试-FPGA-based state machine, used in high-speed A / D sampling, the test
digital-storage-oscilloscope
- 本题设计一个数字存储示波器，以Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形-The problem to design a digital storage oscilloscope, to Xilinx, Inc. 200,000 FPGA chip as the core, supplemented by the necessary peripherals (incl
sanjiao
- 用FPGA产生正弦波信号，没有用到D/A转换器，采用的是pwm原理，占空比可调技术。-Using FPGA to generate sine wave signals, did not use the D/A converter, using the pwm principle, variable duty cycle technology.
AD9954
- 设计背景:近年来现场可编程门阵列( FPGA) 技术得到了迅速的发展和广泛的应用, 其资源容量、工作频率以及集成度都得到了极大的提高, 使得利用FPGA 实现某些专用数字集成电路得到了大家的关注, 而基于FPGA 实现的直接数字频率合成器即DDS（Direct Digital Synthesizer）则更具其优点, 有着灵活的接口和控制方式、较短的转换时间、较宽的带宽、以及相位连续变化和频率分辨率较高等优点, 其也为设计者在此基础之上实现电路集成提供了另一种方法,同D/ A 转换器和低通滤波器(
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- 手把手教你学CPLD／FPGA设计（四）Taught you learn CPLD / FPGA Design (D)-Taught you learn CPLD/FPGA Design (D)
intelligent-function-generetor
- 本设计采用综合设计方法使用FPGA来实现智能函数发生器，它由六个波形产生模块及波形选择输出模块组成，波形选择模块的输出q接在D/A转换的数据端，就可以在D/A输出端得到想要的其中之一的任一种光滑的波形。-VHDL \FPGA \EDA
simple_fm_receiver_latest.tar
- 用FPGA实现简单的FM接收机，d/a模块用扬声器-FPGA implementation using a simple FM receiver, d/a module with speaker
digitron_driver_VHD
- 关于easy fpga开发板的led数码管的驱动； --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时刻只能有一个为高，即只有一个
digitron_driver_V
- 关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时
Serial-port
- this a serial port (COM) transmitter module and it is fully synthesizble on fpga it has load, clk, rest and data inputs and serial a,d busy outpus -this is a serial port (COM) transmitter module and it is fully synthesizble on fpga it has load, c
async_reset_dff
- 异步复位的D触发器 vhdl fpga xilinx spartan-3e-D flip flop async-reset vhdl fpga xilinx spartan-3e
newCodeV1.5
- 在公司用的生成fpga的mif文件的工具，用于LED显示屏，编辑数据输出，一般用于显示全彩图片的数据处理，生成的文件在D盘根目录下-The company used to generate FPGA MIF File tools, used in LED display, editing the data output, generally used for display full color picture data processing, the generated files in th
logic
- 学习FPGA常用的一些门电路，各种门电路，D触发器-Some of the commonly used learning FPGA implication
qi-duan-yi-ma-qi
- 七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。接有高电平段发亮，于