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zffsq
- 此文是一个完整的字符发生器的设计及设置,文中有完整的vhdl代码及原理图.-This article is a complete character generator design and installation, a complete text of the code and vhdl diagram.
cpldTo8051
- CPLD与8051的总线接口的VHDL设计源码,包括原理图,VHDL语言的源程序,仿真波形,设计的详细说明-CPLD and 8051 bus interface VHDL design source code, including drawings, VHDL source, waveform simulation, design details
vhdlshiyan
- 本文为采用VHDL编写的程序及报告。步骤如下：1设计三位二进制计数器程序 二:设计一驱动循环显示7位数字 2编写LED控制程序如下： 3设计采用原理图方式如下: -VHDL paper prepared for the introduction of procedures and reports. Steps are as follows : Design of a binary counter three two procedures : Design of a drive
SIJTQ6tQ
- 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位
VHDLandDigitalCircuitDesign
- 本书系统地介绍了一种硬件描述语言，即VHDL语言设计数字逻辑电路和数字系统的新方法。这是电子电路设计方法上一次革命性的变化，也是迈向21世纪的电子工程师所必须掌握的专门知识。本书共分12章，第l章---第8章主要介绍VHDL语言的基本知识和使用VHDL语言设计简单逻辑电路的基本方法；第9章和第10章分别以定时器和接口电路设计为例，详述了用VHDL语言设计复杂电路的步骤和过程；第11章简单介绍了VHDL语言93版和87版的主要区别；第12章介绍了MAX+plus II的使用说明。 本书以
try2
- vhdl与原理图混合的方式进行设计 vhdl语言描述底层模块，再用原理图设计的方法设计顶层原理图文件-vhdl mixed approach with the schematic design vhdl language to describe the bottom of the module, and then designed the schematic design of the top-level schematic file
Study_on_Key_Technologies_of_n4-DQPSK_Modulation_a
- 本文首先研究可4一DQPsK调制解调系统中调制部分的基本原理和各个模块的设计方案，重点研究成形滤波器和直接数字频率合成器 (DireetoigitalFrequeneySynihesis，简称DDS)，并针对各个关键模块算法进行matlab设计仿真，展示仿真结果。其次，研究调制解调系统解调部分的基本原理和各个模块的设计方案，重点研究差分解调，数字下变频和位同步算法，也针对其各个关键模块进行算法的Matlab设计仿真。然后用Matlab对整个系统进行理论仿真，得出结论。在此基础 上，采用超高速
LEDbright-control
- 在proteus中设计的LED的亮度控制电路原理图以及程序代码。-In the proteus in the design of LED brightness control circuit diagram and program code.
light
- 交通灯控制器,该系统采用层次化混合输入方式进行设计，既顶层采用原理图设计，底层采用VHDL语言设计。-Traffic light controller, the system uses the hierarchical approach to the design of hybrid input, both top-level schematic design with the underlying design using VHDL language.
CPUdesign
- 计算机组成原理实验多时钟周期CPU设计，包含VHDL代码的设计，实验电路图，实验详细截图。-Computer component experiments designed more CPU clock cycles, including VHDL code design, test circuit, test detailed screenshots.
FPGA-clock
- 基于VHDL的时钟设计（de2开发平台），内含源代码，各模块的时序仿真图，结构原理图，以及完成报告。供大家参考学习。-VHDL-based clock design (de2 development platform), contains the source code, simulation charts of each module, structure diagram, and the mission report. For reference study.
fir
- 真正意思上的fir滤波器课程设计，基于quartus II9.0的vhdl代码。有原理图输入和例化元件-The real meaning of the fir filter design program, based on quartus II9.0 the vhdl code. A schematic of components and cases
EDA3add
- 序列信号发生器与检测器设计：用状态机设计实现串行序列检测器的设计，先设计（可用原理图输入法）序列信号发生器产生序列：0111010011011010；再设计检测器，若检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。-Sequence signal generator and detector design: The Design and Implementation of a serial sequence of state machine design of
SG_FPGA
- 2006年电子设计竞赛二等奖，多功能函数、信号发生器核心器件FPGA内部的原理图，主要模块用VHDL代码描述，包括PLL、相位累加器、波形算法和正弦波查找表，可实现0.005Hz~20MHz的多波形信号产生，频率步进值0.005，输出接100MSPS速率的DAC--AD9762-Electronic Design Competition 2006, second prize, multi-function signal generator within the core of the devic
LittleM
- 小ｍ序列的生成；VHDL语言；使用原理图设计法-Small m sequence generation VHDL language use of schematic design
cnt100
- 一百进制计数器，采用层次化设计，底层文件为十进制计数器，顶层文件原理图设计-the procedure is based on vhdl,it can count 100,and use top-down
yima
- 用VHDL语言和原理图设计方法混合设计一个计数译码显示电路-Using VHDL and schematic design to design a method of mixing count decoding display circuit
VHDL-ELEVATOR-CONTORLLER-DESIGN
- VHDL电梯控制器程序设计与仿真，内含原理图和VHDL源码，有助于学习VHFL-VHDL u7535 u68AF u63A7 u5236 u5668 u7A0B u5E8F u8BBE u8BA1 u4E0E u4EFF u771F
shuzizhong
- 数字电子钟设计，包括时、分、秒模块，文件中包括使用VHDL语言编写源码以及原理图（时、分、秒模块）(Digital clock source as well as schematic)
VHDL电子钟
- VHDL电子钟设计，有基本功能和闹钟，请使用quartus设计，模块化原件可以用原理图编程