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VHDLcounter
- VHDL，四位counter，用Vivado写的，可运行，可模拟，可仿真，可写入硬件里，四个指示灯会每一秒闪一次。
02Kintex修炼秘籍-MIG DDR应用3缓存设计
- vivado下的MIG教程,适用于XILINX 7系列FPGA(MIG tutorial under vivado.)
vivado
- 用中规模MSI基本逻辑功能模块 实现关模比较器（要求分别使用中规模和语言实现）： 功能要求：它的输入是两个8位无符号二进制整数X和Y，以及一个控制信号S；输出信号为1个8位无符号二进制整数Z。输入输出关系为：当S=1时， Z=min(X,Y)；当S=0时， Z=max(X,Y)。(Modeling comparator is implemented by using basic logic function modules of medium-scale MSI (medium-scale an
AD9361_ZYNQ_PL
- ZYNQ FPGA XC7Z035纯verilog配置AD9361 基于VIVADO2016.4工程(ZYNQ FPGA XC7Z035 Pure Verilog Configuration AD9361 Based on VIVADO 2016.4 Project)
S03_基于ZYNQ的DMA与VDMA的应用开发
- VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)
S04_基于ZYNQ的HLS 图像算法设计基础
- VIVADO HLS IMAGE 使用文档(vivado image processing example text of zynq)
S05_example_Network
- vivado lwip 应用文档 基于zynq 7020(vivado lwip example text of zynq)
PDM2PCM.srcs
- use verilog to trans PDM to PCM signal,use vivado
fpg
- vivado file for ram test.
AM调制解调
- 基于Artix-7 FPGA的AM调制解调代码，从AD读入信号后，进行AM调制，并解调输出（将代码分成两个工程就是AM的调制和解调），其中解调用到的数字滤波采用MATLAB设计(The AM modulation and demodulation code based on artix-7 FPGA, after reading the signal from AD, carries out AM modulation, and demodulates the output (the code
sram_ctr
- SRAM VERILOG 实现FPGA控制SRAM的功能。测试可以使用。(SRAM verilog fpga vivado ise quartus.)
异步FIFO的简单设计
- 顶层连接读写模块，调用vivado IP核做缓存模块，实现读空、写满的设计
lab6
- 使用vivado和Xilinx开发板实现VGA图像显示，开发板为Xilinx Artix-7(Using vivado and Xilinx development board to realize VGA image display, the development board is Xilinx artix-7)
lab7
- 使用vivado和Xilinx开发板实现蓝牙远程控制，开发板为Xilinx Artix-7(Using vivado and Xilinx development board to realize Bluetooth remote control, the development board is Xilinx artix-7)
581371_H.264verilog
- H264编码 verilog vivado(H264encoder verilog vivado)
Project05_LwIP
- Vivado v2018.3 LWIP ZYNQ project
vivado实现番茄钟功能
- ego1板子，番茄钟，可以实现调节时间，25分钟计时功能