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Max7219
- MAX7219驱动LED特好使.MAX7219是微处理器和共阴极七段— — 八位LED显示、图条／柱图显示或64点阵显示接口的小型串行输入／输出芯片。片内包括BCD译码器、多路扫描控制器、．字和位驱动器和8X 8静态RAM。外部只需要一个电阻设置所有LED 显示器字段电流。MAX7219和微处理器只需三根导线连接，每位显示数字有一个地址由微处理器写入。允许使用者选择每位是BCD 译码或不译码。使用者还可选择停机模式、数字亮度控制、从1～8选择扫描位数和对所有LED显示器的测试模式。
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- 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出
siluqiangdaqi
- 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb，进行锁存的同时发出aim信号实现声音提示，并使count模块进行答题时间的倒计时，在计满100妙后送出声音提示； 2、用ch41a模块将抢答结果转换为二进制数； 3、用sel模块产生数码管片选信号； 4、用ch42a模块将对应数码管片选信号，送出需要的显示信号； 5、用七段译码器dispa模块进行译码。 -1, using feng module will press a key player to a
bcd_decode
- BCD 译码器,将8421BCD码转换成七段共阴A~G-Decoder BCD to Seven-Segment 8421BCD code into a total of Yin A ~ G
verilog_count4_led7s
- 利用子模块四位计数器及七段数码显示译码器，设置成一个可以数码显示的四位计数器-The use of sub-module 4 seven-segment digital display counter and decoder can be set to a digital display of the four counters
led
- 七段LED数码显示器是数字系统中常用的数码显示元件，二进制数不能直接在LED数码管上显示，需要用一个BCD七段译码器进行译码。下图给出了一个七段显示译码器的框图及相应的七段LED数码管的示意图。-Seven-segment LED digital display is commonly used in digital systems digital display devices, a binary number can not be directly displayed on the LED
Seven-Segment-LED-Decoder
- 简单的七段数码管译码器vhdl程序,比较基础,适合初学者练习使用-Simple seven-segment decoder vhdl program basis for comparison, for beginners to use.
jishuxianshidianlu
- 十进制计数器（BCD_CNT） 2、七段显示译码器电路（DEC_LED） 3、分时总线切换电路（SCAN）。 该电路功能为通过对外部一信号脉冲进行计数，并以十进制进行计数，计到百位。同时利用数码管动态扫描原理进行三位数码管进行显示出来。 -Decimal counter (BCD_CNT) 2, seven-segment display decoder circuit (DEC_LED) 3, sharing bus switching circuit (SCAN). The
141107
- 七段LED数码管译码显示设计，采用动态扫描通过3-8译码器的输出来控制LED的COM端进行动态扫描-Seven-segment LED digital display decoder design, the use of dynamic scanning through 3-8 decoder output to control the LED' s COM port for dynamic scanning
LED7s
- 七段LED数码管显示译码器设计，将输入的16位二进制数据分别输出到4个数码管上-Seven-segment LED display decoder design, the input of 16 binary data are output to the four digital tube
qiduanyimaqi_verilog
- 七段译码器的verilog实现。VHDL，单片机开发程序，数字逻辑与处理器基础实验，你懂d。-Seven segment decoder verilog implementation. VHDL, MCU development program, the digital logic and processor basic experiment, you know d.
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
分频显示
- VHDL实验中，实现分频与数码管显示。掌握BCD-七段显示译码器的功能和设计方法； 掌握用硬件描述语言的方法设计组合逻辑电路——BCD-七段显示译码器。(In the VHDL experiment, frequency division and digital tube display are realized.)
七段数码管显示
- 使用可编程并行I/O接口芯片8255、地址译码器、七段数码管等硬件，搭建七段数码管显示装置，实现键盘输入两个数字的ASCII码、数码管可动态显示这两个数字的功能。(Using programmable parallel I/O interface chip 8255, address decoder, seven segment digital tube and other hardware, build seven segment digital tube display device, re