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曼彻斯特码
- 今天看了一下从fpga上下的曼彻斯特编解码的程序，感觉不是很清楚，仿真了一下，更迷茫了，大家看看为啥这程序要这么编呢？ 程序比较长，不过写的应该还是不错的，看了后应该有收获。 总的思路是这样： 1 通过一个高频的时钟检测wrn信号，如果检测到上升沿，则表明开始编码，将输入的8位数据转为串行，并编码，然后输出。 2 定时信号是从高频时钟16分频后得到的，在wrn上升沿后16分频使能，在编码结束后禁止分频输出。 3 no_bits_sent记录串行输出的位数，应该是从0010到1
howtoOpmizetheM25P80
- M25P80是意法半导体公司推出的8M大容量串行接口Flash器件，采用2.7V-3.6V单电源供电，兼容标准的SPI接口，器件在上升沿接收数据，在下降沿发送数据，接口时钟最高为40MHz，支持最大256bytes的快速页面编程操作、快速的块擦除（512Kbit）操作和快速的整体擦除操作具有操作暂停和硬件写保护功能-M25P80 is agreed that the semiconductor company introduced 8M large capacity Serial Interfa
def1
- 实现D触发器的基本功能,D触发器的功能是时钟信号为上升沿时检测输入信号并将其赋值给输出信号并维持到下一个上升沿(压缩包内为所有MAXPLUS2程序)
Mov9
- 本工程实现的是9位义位与串并变换模块 具体工作过程是： 在时钟CLK的上升沿触发下，从inp端输入接收m序列，按顺序inp->A9->A8->...->A0进行意味，同时把A9，A8，...A0的输出分别给B9，B8，B7,...从而完成串并转换的功能。Q端的信号取自A0的输出短，作为一位4位后的串行m序列信号。 clk为输入时钟信号；inp为接收序列信号输入；Q为串行序列输出；B0~B3为四位并行序列输出。
DDS_c
- 几个DDS程序 1.同步协议一般在时钟下降沿写数据，时钟上升沿读数据。 很多情况先发最高位 2。异步协议很多情况先发低电平。 3.bcd码转16进制数实际上就是把0x17(bcd）转成17（十进制），十六进制0x11） 4。16进制转bcd就是如0x11 转成17（十六进制00010111，0x17）
shangshengyanchufa
- 在LabVIEW里实验PLC中的上升沿触发的功能
PCA
- 用C8051F单片机的PCA模块的上升沿捕捉功能实现方波信号的频率检测-PCA Module C8051F MCU with the rising edge of the square wave signal capture function to achieve the frequency of detection
experiment_7
- 基于ROM的正弦波发生器的设计:使用MATLAB得到这64个波形数据，将这些存数据写入一个ROM中。再输入时钟，每个上升沿依次读取一个波形数据-ROM-based sine wave generator of the design: the use of MATLAB to obtain waveform data 64, to write the data in a ROM. Re-enter the clock, each rising edge followed by a read wav
PARALLELtoSERIAL
- 功能描述：将并行的48个位，转换成串行输出的数据 实现原理：输出数据要在输出时钟的上升沿锁存-Functional Descr iption: The 48-bit parallel, serial output into the realization of the principle of data: output data to output clock rising edge latches
vhdl
- 实现代码，A、B为输入、Y为输出，它们为8位向量。OE为输出使能，低电平有效。IE为输入锁存时能，上升沿有效。Ci为进位输入，Co为进位输出。 S0、S1、S2为运算逻辑选择输入： ，用vhdl语言编写，基于数字电路。-Implementation code, A, B input, Y the output, they are 8-bit vector. OE to output enable, active low. IE when the input latch, rising e
fpganaoz
- 基于FPGA闹钟系统的设计。 1.秒模块实际上是一个计数器，一秒记录一次并输出。 2.分，时模块在一个脉冲上升沿计数一次的基础上，加入了时间调整控制。 3.调整时间的控制模块，在使能信号有效时，才可实现时分的调整。 4.闹钟调整及控制模块，可实现闹钟设时的调节功能。 5.显示模块，实现时间与闹钟显示的切换。 6.闹铃模块，实现闹铃的发声装置。 7.总逻辑模块，实现电子闹钟相应功能的总系统。 -FPGA-based alarm system design. 1. S
AutoObject
- 用C＋＋编写的自动化类，类似PLC中的功能，可实现信号处理，如上升沿、下降沿、高电平、低电平等-class or automation
cap(10-6)
- 描述:用CAP2对脉冲的上升沿进行捕获，再计算脉冲宽度-chat cap2
KEY_TIME
- 自己写的利用定时器和改变中断上升沿或下降沿来计算按键的时间。方便移植，不怎么占用CPU。For msp430g2553.-Write my own use of timer and change rise or fall along the interrupt along to calculate button of time. Convenient transplantation, don t take up the CPU.For msp430g2553.
memory
- 设计一个能够对实验台上的存储器读写的部件，满足以下目标： （1）一个16位的存储器地址寄存器。该寄存器在reset为低电平时清零，在时钟clk的上升沿加1，地址寄存器在超过ox000f后下一个时钟上升沿回到0。 （2）一个标志寄存器，在reset为低电平时复位为0，当存储器地址寄存器等于0x000f后，下一个时钟clk的上升沿标志寄存器翻转。 （3）在标志寄存器为0时执行存储器存数功能，从存储器的0单元开始存16个16位数。按动一次单脉冲按钮，存一次数，存的数由内部产生，不由实验台开
edge-test
- Verilog HDL边沿检测主要有上升沿和下降沿检测-Verilog HDL edge detection are rising and falling edge detection
KeyBoard
- 单片机键盘控制程序，上升沿采样，去抖动，串口传输，LED显示-SCM keyboard control procedures, the rising edge of the sampling, to jitter, serial transmission, LED display
Boolean-Trigger
- labview2012SP1实现开关量上升沿及下降沿功能-BOOLEN TRIGGER
modclientapi
- VB源码：海康登录窗口，视频监控相关实例，实现了查询各路图像，测试编译前请将最新的网络sdk放在程序目录下面，否则程序可能达不到预期功能，测试界面截图如下图示。源代码内涉及了IPC获取CCD参数配置、获取抓拍机IO输入参数、设置IO闪光灯输出参数、获取单IO触发抓拍功能配置、输入的IO口状态，0-下降沿，1-上升沿，2-上升沿和下降沿，3-高电平，4-低电平、红绿灯功能（2个IO输入一组）、测速功能、白平衡配置等相关编写要点。 -VB source: Haikang login window
程序选择变化的上升沿
- labview实现的值改变后自动丢出一个上升沿信号(A rising edge signal is automatically lost after the value of the LabVIEW is changed)