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documentsoffifo
- 介绍FIFO的文章，关于同步FIFO或者异步FIFO-FIFO introduced an article on synchronous or asynchronous FIFO FIFO
shiyan3niu
- 1.利用FLEX10KE系列（EPM10K100EQC240-1X）的CLOCKBOOST （symbol:CLKLOCK）,设计一个2倍频器，再将该倍频器2分频后输出。 对其进行时序仿真。 2.设计一个数据宽度8bit，深度是16的 同步FIFO(读写用同一时钟)，具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz， 将1－16连续写入FIFO，写满后再将其读出来（读空为止）。 仿真上述逻辑的时序，将仿真
fifo
- 同步fifo的原代码,给出了经典的同步fifo原代码，希望对大家有所帮助-synchronous fifo code
TS_sychrous_check
- 该模块主要用于MEPGII TS流同步检测。当连续检测到3个TS包同步时，输出一个同步有效信号，在该同步信号的驱动下，TS包写入FIFO中。该模块对检测TS包的有无及是否同步特别有效，希望对做数字电视的朋友有所帮助。-The module is mainly used for synchronous detection MEPGII TS stream. When detected in three consecutive TS packets simultaneously, the outpu
fifo
- 同步fifo的verilog代码，很好的资料，值得学习-Synchronous fifo verilog code, very good information, it is worth learning
MCTP1
- Vhdl 同步FIFO设计 该FIFO 实现方案比传统方式简单,工作速度频率高-Vhdl synchronous FIFO design of the FIFO implementations simpler than traditional, high working speed frequency
s_fifo
- FIFO是一种先进先出的输入缓冲器，同步FIFO是指写入和读取数据需要时钟的作用-The FIFO is a FIFO input buffer, the synchronous FIFO refers to the role of the write and read data requires clock
fifo-code
- Verilog代码：同步\异步FIFO。包含格雷码计数器.-Verilog code: syncronous\asyncourous FIFO. containing gray counter.
exercise3
- 用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。-Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modul
fifo
- 同步FIFO设计一个同步FIFO，该FIFO深度为16，每个存储单元的宽度为8位，要求产生FIFO为空、满、半满、溢出标志。请采用可综合的代码风格进行编程。-Synchronous FIFO design a synchronous FIFO, the FIFO depth is 16, the width of each memory cell is 8, required to generate the FIFO is empty, full, half full, the overflow
Synchronous_FIFO
- 同步FIFO代码，这是一个简单的同步FIFO，虽然其简单了点,但是通过其练习,可以较好的理解-Synchronous (single clock) FIFO
FIFO--verilog
- 同步jk触发器 实现10进制 简单易懂-jk
fifo
- 学习Clifford_E论文之后完成的异步FIFO，可以完成异步时钟下的数据同步(After learning Clifford_E paper, the asynchronous FIFO can be completed under asynchronous clock data synchronization)
同步FIFO设计
- First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。(Classic synchronous FIFO design)
oscillo_1
- 简单数字示波器的verilog设计,涉及到时钟同步，FIFO的配置和使用，非常适合用来学习FPGA以及熟悉quartus II 软件。(digital oscilloscope design)