搜索资源列表
cont60
- 这个压缩程序包含两个60进制计数器的源代码，可供习惯不同编程风格的用户使用
11
- cnt6.bdf 六进制约翰逊计数器 counters.vhd 不同功能的简单计数器 count60.vhd 60进制计数器 count60.bdf 60进制计数器 counter_1024.vhd 8位二进制计数器 counter_1m.vhd 16位二进制计数器 counter.vhd N进制计数器-M Johnson cnt6.bdf six different functions counters.vhd counter simple counter count
q
- 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出
60jinzhijiafajishuqi
- 60进制加法计数器设计时主要采用数电知识，采用清零法和反馈置数法进行电路设计。用两片74161，采用反馈清零法进行电路设计，此时相当于设计两个加法计数器，左边的是高位片，此时的高位片在电路中相当于是一片六进制的加法计数器，逢六进清零，右边的是低位片，相当于一个十进制的加法计数器，逢十清零，此电路采用置零法与反馈清零法用multisim中进行仿真-60 Counter-band adder design using a number of major electricity knowledge,
jdj
- 60进制计数器是数字系统中常用的时序电路。尽供大家参考。-60 Counter-band digital systems are commonly used in sequential circuits. Do for your reference.
clock
- 60进制计数器，采用十分简便的方法，能够很快速的完成计数功能。-60 M-ary counter, using a very simple way to very quickly complete the count function.
dianzizhong
- 能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能具有复位功能 功能扩展：具有复位、整点报时提示、定时闹钟等功能 -Able to achieve an hour (24 hex), minutes and seconds (60 hex) is counting function with reset function extensions: with a reset, the whole point timekeeping prompt, regular alarm cloc
xyz123
- 用VHDL写的60进制计数器 用VHDL写的60进制计数器-Written in VHDL, using 60 binary counter binary counter 60 written in VHDL using VHDL written in 60 binary counter
clock
- clockVHDL数字钟模块CNT60_2 该模块为60进制计数器，计时输出为秒的数值，在计时到59时送出进位信号CO,因为硬件有延时，所以模块CNT60_2在此模块变为00时加1，符合实际。-clockVHDLCapable of normal hours, minutes, seconds, chronograph functions, six digital tube display 24h, 60min, 60s. Sa key is pressed, the timer incre
bcd60counter
- 同步的60进制计数器 均用四位二进制表示-60 synchronous binary counter with four binary
count60
- 60进制计数器 可以在60个数内计数 并有开始停止功能-60 binary counter can count and 60 the number of start stop function
Digital-clock-design
- 数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test wa
counter60
- ise环境下用hdl语言编写的60进制计数器，已调试通过-60 binary counter
count_60
- BCD码60进制加法器。。。。 编译通过，仿真通过-Compile, through simulation
number
- 简单的进制转换程序，能够实现任意低于60的两进制的转换-a simple jinzhi transfer be able to trans any number low sixty
设计60
- 用74ls161实现60进制计数功能，异步清零法(74161 to achieve 60 hexadecimal)
miaobiao7
- 秒表计数（verilog）可以实现百分秒，秒，分的计数60进制，可以暂停，复位(Stopwatch count (Verilog) can achieve 100 seconds, seconds, the count is 60 hexadecimal, you can pause, reset)