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CPPmathgame
- 自动出题20以内退位减法,并进行了创新设计 1） 可以自动出题进位加法题目，如：3+8=？，或？+8=16 或7+？=12。 2） 可以自动出乘法 如： 2*5=？或？*5=35或8*？=32。 3） 随机决定当前题目是进位加法、乘法和退位减法题目。-Automatic title 20 or less the abdication subtraction, and the innovative design 1) can be automatically out of the
jisuanjizuchengyuanli
- 本实验采用五条机器指令：IN（输入）、ADD（二进制加法）、STA（存数）、OUT（输出）、JMP（无条件转移）。其中IN为单字长，其余为双字长指令-This experiment used five machine instructions: IN (input), ADD (binary adder), STA (deposit number), OUT (output), JMP (unconditional transfer). IN for which the word length,
component32adder
- 首先设计简单的4位二进制加法器，然后利用例化语句级联成为32位二进制加法器-First of all, the design of a simple binary adder 4, and then the use of statements were to become 32-bit binary cascade adder
adder17
- 实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。-Adder 17 to achieve the use of a 16-bit CLA, and a one-bit full adder composed of a binary input and binary output of the adder 17, and
2
- 多字节二进制数的加法。加数首地址由30H 给出，被加数和结果的存储单元首地址 由31H 给出，字节数由32H 给出。 、多字节二进制的减法。减数首地址由30H 给出，被减数和结果的存储单元首地址由 31H 给出，字节数由32H 给出。 将16 个单字节带符号数按由大到小的顺序排列。排列前数列保存在30H～3FH 中， 排列后保存在40H～4FH 中。（提示：先判断正负）-The number of multi-byte binary adder. 30H summand is
adder
- 4位二进制数比较器，将两个4位二进制数进行比较-4-bit binary comparator, two four binary comparison
BinaryAdd
- binary adder in Clips exp system
src
- In electronics, an adder or summer is a digital circuit that performs addition of numbers. In modern computers adders reside in the arithmetic logic unit (ALU) where other operations are performed. Although adders can be constructed for many numerica
Taddd_32_bbcdh
- 此程序源码使用VHDL语言，完成在32位十六进制加法器的基础上将输出出进行BCD码转换，实现输出是BCD码的32位二进制加法 可直接使用。 -This program source code using VHDL language, completed on the basis of 32-bit hexadecimal adder output BCD code conversion, the output is a 32-bit binary adder BCD code can be
fVerrilog_Devr
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器，乘法器，多路选择器，二进制转BBCD码，加法器，减法器，简简单易懂状态机，四位比较器，7段数码管，i2c总线，lcd液晶LCD显示出来，拨码开关，串口，蜂鸣器，矩阵键盘，跑马灯，交通灯，数字时钟 可直接使用。 -Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
chengxu
- 二进制加法程序:两个多字节的二进制数分别放在以ADD1和ADD2为首地址的存贮单元中，两个数的字长度放在CONT单元中。最后相加结果放在以SUM为首地址的单元中。所有数的低字节在前，高字节在后。-Binary adder program: more than two-byte binary number on the ADD1 and ADD2 the first address of the storage unit, two word length on the CONT unit. Fin
adder
- 二进制加法器流水灯，发上来给大家看看，互相学期吧-Binary adder water lights, made up for everyone to see, each semester,
qjq
- 基于VHDL的全加器程序，用门电路实现两个二进数相加并求出和的组合线路，就是求二进制数矢量加法的。-Full adder VHDL-based program, with gates to achieve two binary numbers together and find a combination of lines and is seeking the binary vector addition.
a1
- 实现任意输入公式的真值表计算,同时它也是一个二进制加法器的模拟器，每当在这个模拟器中产生一个二进制数时，就相当于给各个命题变元产生了一组真值指派。-Implement any truth table, enter the formula to calculate, but it is also a binary adder simulator whenever generates a binary number in the simulator, which is equivalent to e
count15
- 用verilog语言实现15进制加法计数器的功能-Achieve 15 binary adder counter function using verilog language
Design-of-full-adder
- 熟悉VHDL元件例化语句的作用 熟悉全加器的工作原理 用VHDL语言设计一位二进制全加器，并仿真。-The role of components instantiated. Familiar with VHDL statements Familiar with the working principle of full adder Using VHDL language to design a binary full adder, and simulation.
kebianjishuqi
- Verilg HDL语言编写实现进制计数器切换，包括模9、模6、模4、和模8加法计数器，通过按键输入，消抖，数码管显示。开发环境：ISE14.7-Verilg HDL language to achieve binary counter switch, including die 9, die 6, die 4, and die 8 adder counter, through the key input, eliminate jitter, digital display. Developme
BINadd
- 二进制加法原理 学习， proteus模拟原理图。(Binary addition principle learning)
multiplication
- 用C语言实现两位小于1的二进制小数的原码一位乘法。 1. 首先设置两个真值的输入形式为字符串，这样便可以输入正负号和小数点。 2. 程序将两个字符串中的0和1提出存入整形数组 3. 分别提前编写好两个整形数组的相关函数。例如：数组输出函数、全加器函数、右移函数等等。 4. 按照流程图，定义B，C，A数组，长度均为N，N值在开头用define定义。长度N要尽可能设置大一些。 5. 按照流程图的结构，设置循环，判断等结构。最终计算出最后结果真值。(Using C language to a
gray_counter
- 格雷码计数器实质包含了三个部分 格雷码转二进制、加法器、二进制转格雷码。通过quartus II 自带的Modlesim仿真验证了 能够实现二进制和格雷码之间的转换(Gray counter essence contains three parts, gray code to binary adder, binary gray code conversion. Modlesim simulation by quartus with II verified to achieve the conve