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CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
digi_clock.7z
- v.hdl檔的電子時鐘,只要請動sw就會開始顯示-v.hdl file an electronic clock, as long as the requested action will begin to show sw
EDAshuzhizhong
- 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and h
digitalclock
- 数字电子钟，具有显数和调时功能。 语言为verilog HDL，平台为quartes 2-digital clock
digi_clock
- VerilogHDL程序，功能是可以实现一个数字电子时钟。-It s a Verilog-HDL procedure which can makes a digital electronic clock.
shijian
- 基于Verilog hdl的简单的24小时时钟显示电路带有计数功能，maxplus2上运行-Based on Verilog hdl simple circuit with 24-hour clock display count function, maxplus2 run
Wclock_digitar
- 用Verlog HDL编写的数字钟程序，包含时，分，秒秒，进位，解码，扫描显示等功能。，已通过测试。 -Digital clock program written Verlog HDL contains, minutes, seconds, seconds, binary decoding, scanning and other functions. , Has been tested.
clock_FPGA_verilog
- 简易电子钟的设计（verilog HDL）-Simple design of the electronic clock (verilog HDL)
VREILOG-HDL-clock-source-code
- VREILOG HDL clock source code，VREILOG HDL数字时钟 源代码。-VREILOG HDL clock source code
myclock
- 用Verilog HDL设计一个数字时钟，显示时分秒，日期。其中有一个信号键控制显示时钟还是日期。-Using Verilog HDL design a digital clock display minutes and seconds, date. A signal to control the display clock or date.
CRC16_8
- 利用ISE软件采用Verilog HDL语言编写CRC码，每时钟处理8bit数据，在输入序列后最终加上16位校验码。-Using Verilog HDL language CRC code, 8bit data processing per clock, after the final of the input sequence plus 16 checksum.
s_fifo
- 同步先见先出缓冲器。用一个时钟。用Verilog HDL实验的。-Synchronization seer, first-out buffer. With a clock. Experiment with Verilog HDL.
2_digital_clock
- 采用Verilog HDL RTL 描述完成数字钟，基于basys3，软件平台：vivado-Using Verilog HDL RTL to complete the descr iption of digital clock based on basys3 software platform: vivado
digital--clock
- 用verilog实现的一个简单的数字时钟，已通过仿真验证。-the realization of digital clock on the basis of verilog hdl
SZSZ
- 数字钟verilog hdl数字钟数字钟 数字钟简易数字钟(This is a simple digital clock, the language is Verilog HDL, including buffeting and dividing frequency and other functions)
071162程序
- 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz。 （5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综
8bit-freqDetect
- 题目1：设计一个8位数字显示的简易频率计。要求： ①能够测试10Hz~10MHz方波信号； ②电路输入的基准时钟为1Hz，要求测量值以8421BCD码形式输出； ③系统有复位键； ④采用分层次分模块的方法，用Verilog HDL进行设计。 ⑤写出测试仿真程序(Topic 1: Design a simple frequency meter with 8 digits display. Requirement: It can test 10 Hz ~ 10 MHz square wave si